Projekt referencyjny układu PHY na płycie głównej sieci Ethernet o trzech portach

Zalecane dla

  • Urządzenie: Stratix® IV GX

  • Urządzenie: Arria® II GX

  • Quartus®: nieznany

author-image

By

Przegląd

Projekt referencyjny chipa PHY na płycie głównej sieci Ethernet o potrójnej szybkości z jednym portem to prosty i szybki sposób na wdrożenie własnego projektu opartego na technologii Ethernet w Intel® FPGA. Projekt referencyjny obejmuje również obserwowanie ruchu sieciowego na żywo przepływającego przez kabel Ethernet w pętli lub przełącznik Ethernet Gb/s. Ten projekt pomaga również zweryfikować działanie systemu opartego na sieci Ethernet przy pomocy sprawdzonej funkcji sieci Ethernet Potrójnej Prędkości (Triple Speed Ethernet) Uniwersytetu Intel University of New Ethernet (UNH) oraz standardowego urządzenia Ethernet PHY dostępnego poza półką. Możesz wykorzystać ten projekt, aby zbudować własny system Ethernet przy niskim ryzyku i minimalnym wysiłku.

Projekt referencyjny powstał w oparciu o technologię Intel® Qsys. Wykorzystujemy jedno z przykładów funkcji Potrójnej Prędkości Ethernet MegaCore® w układach PHY Stratix® IV GX lub Arria® II GX FPGA. Ten projekt referencyjny przedstawia działanie funkcji MegaCore® potrójnej prędkości Ethernet do maksymalnej wydajności przewodowej w konfiguracji sprzętowej typu loop-back.

Funkcje

  • Wymagaj minimalnego sprzętu do ukończenia testu.
  • Zaimplementuj jedno wystąpienie rdzenia własności intelektualnej (IP) sieci Ethernet potrójnej prędkości i obsługuj operacje Ethernet 10/100/1000 megabitów na sekundę (Mb/s) Ethernet w następujących trybach:
    • Tryb RGMII w konstrukcji Arria® II GX
    • Tryb SGMII z automatyczną negocjacją w sprawie projektu Stratix® IV GX
  • Obsługa programowalnych parametrów testowych, takich jak liczba pakietów, długość pakietów, adresy MAC (source and destination media access control) oraz typ payload-data.
  • Obserwuj testy z losowymi seriami sekwencyjnymi, które umożliwiają konfigurację każdego serii dla liczby pakietów, typu payload-data i rozmiaru ładunku. Generator sekwencji binarnej (PRBS) wygeneruje typ danych ładunku w stałych wartościach przyrostowych lub w sekwencji losowej.
  • Zaprezentuj transmisję i odbiór pakietów Ethernet poprzez wewnętrzną ścieżkę zwrotną przy maksymalnych teoretycznych prędkościach transmisji danych bez błędów.
  • Objaśniaj obsługę gromadzenia statystyk przepustowości.
  • Obsługuje interfejs użytkownika konsoli systemowej. Ten interfejs użytkownika, oparty na Tcl, umożliwia dynamiczne konfigurowanie, debugowanie i testowanie projektów referencyjnych.

Demonstrowana technologia Intel®

  • Stratix® IV GX FPGAs
  • Arria II® GX FPGAs
  • Funkcja MegaCore® potrójnej prędkości Ethernet
  • Projektant platform
  • infrastruktura połączeń systemowych Avalon®

Rys. 1. Projekt referencyjny układu PHY na płycie głównej sieci Ethernet o trzech portach

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.