VHDL: konwertowanie wartości szesnastkowej do standardowego wektora logicznego

author-image

By

W tym przykładzie pokazano, jak przekonwertować wartość szesnastką na std_logic_vector. Jest on pokazany zarówno w VHDL '87 (IEEE Std 1076-1987), jak i VHDL '93 (IEEE Std 1076-1993). Aby uzyskać więcej informacji na temat korzystania z tego przykładu w swoim projekcie, zapoznaj się z sekcją jak korzystać z przykładów VHDL na stronie internetowej VHDL.

hex.vhd

BIBLIOTEKA ieee;
UŻYJ ieee.std_logic_1164.ALL;
UŻYJ ieee.std_logic_arith. WSZYSTKIE;

ENTITY hex IS
        PORT(D: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
koniec szesnastku;

ARCHITEKTURA hex IS
BEGIN — następujący wiersz
konwertuje wartość hex 
na STD_LOGIC_VECTOR w VHDL '87.

    D(7 DOWNTO 0) < = to_stdlogicvector(x"FC");
    
-- Następujący wiersz będzie działał w VHDL '93 (standard umożliwia 
-- konwersja niestety nie ma miejsca).
-- D <= x"FC"
END a;

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.