Verilog HDL: licznik zachowań

author-image

Według

W tym przykładzie opisano licznik 8-bitowy z włączoną liczbą. Zawsze konstruktor, wyróżniony w czerwonym tekście, opisuje, jak licznik powinien się zachować.

Aby uzyskać więcej informacji na temat Verilog, przejdź do:

behav_counter.v

moduł behav_counter( d, clk, czysty, obciążenie, up_down, qd);

wejście deklaracji   portu [7:0] d;   clk wejściowy;
dane wejściowe   wyczyść;   obciążenie wejściowe;   up_down wejściowe;
wynik  [7:0] qd;

reg     [7:0] cnt;

always @ (posedge clk)
zaczyna
    się, jeśli (!clear)
        cnt < = 8'h00;
    inaczej jeśli (ładowanie)
        cnt <= d;
    inaczej, jeśli (up_down)
        cnt < = cnt + 1;
    inne
        cnt <= cnt – 1;
końcowy 
 
 
 przypisany qd = cnt;



moduł końcowy

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.