Verilog HDL: Binary Adder Tree

author-image

Według

W tym przykładzie opisano 16-bitowe drzewko adder binarny w Verilog HDL. W przypadku urządzeń z czterowejśćowymi tabelami wyszukiwania w elementach logicznych (LE) użycie struktury drzewa binarnego adderów może znacznie poprawić wydajność.

Rys. 1. Diagram najwyższego poziomu drzewa binarnego adder.

Pobierz pliki użyte w tym przykładzie:

Korzystanie z tego projektu podlega warunkom umowy licencyjnej Intel® Design Example Agreementi podlega jej postanowień.

W tabeli 1 wymieniono porty w projekcie drzewa binarnego adder.

Tabela 1. Lista portów binarnego addera

Opis typu portu
A[15:0], B[15:0], C[15:0], D[15:0], E[15:0] Wejście 16-bitowe dane wejściowe
Clk Wejście Wejście zegara
wył.[15:0] Wyjście Dane wyjściowe 16-bitowe
Wyświetl wszystko Pokaż mniej

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.