Verilog HDL: synchroniczna pamięć RAM z podwójnym zegarem

author-image

Według

W tym przykładzie opisano 64-bitową, 8-bitową, synchroniczną pamięć RAM z różnymi adresami odczytu i zapisu w verilog HDL. Narzędzia syntezowe są w stanie wykryć synchroniczną pamięć RAM z podwójnym zegarem w kodzie HDL i automatycznie wywnioskować altsyncram lub megafunctframe altdpram, w zależności od architektury docelowego urządzenia.

Rys. 1. Podwójny zegar synchronicznego schematu najwyższego poziomu pamięci RAM.

Pobierz pliki użyte w tym przykładzie:

Użytkowanie tego projektu podlega warunkom umowy licencyjnej Intel® Design Example License Agreementi podlega jej postanowień.

W tabeli 1 wymieniono porty w projekcie synchronicznej pamięci RAM z podwójnym zegarem.

Tabela 1. Lista zsynchronizowanych portów RAM z dwoma zegarami

Nazwa portu

Typu

Opis

dane[7:0]

Wejście

Wejście danych 8-bitowych

read_addr[5:0]

Wejście

Dane wejściowe adresu odczytu 6-bitowego

write_addr[5:0]

Wejście

Dane wejściowe adresu zapisu 6-bitowego

my

Wejście

Włączanie zapisu

read_clock

Wejście

Odczyt wejścia zegara

write_clock

Wejście

Wejście zegara zapisu

q[7:0]

Wyjście

Dane wyjściowe 8-bitowe
Wyświetl wszystko Pokaż mniej

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.