Verilog HDL: podpisany mnożnik-adder

author-image

Według

W tym przykładzie opisano projekt 16-bitowego iplikatora podpisanego z rejestrami potoków w Verilog HDL. Narzędzia syntezowe są w stanie wykryć projekty mnożników i adderów w kodzie HDL i automatycznie wywnioskować megafunkcję altmult_add w celu zapewnienia optymalnych wyników.

Rys. 1. Podpisany diagram najwyższego poziomu z dodatkiem mnożenia.

Pobierz pliki użyte w tym przykładzie:

Korzystanie z tego projektu podlega warunkom umowy licencyjnej Intel® Design Example Agreementi podlega jej postanowień.

Tabela 1. Lista portów z podpisanym mnożnikiem

Opis typu portu

dataa[15:0], datab[15:0], y

datac[15:0], datad[15:0]

 Wejście 16-bitowe dane wejściowe
Zegar Wejście Wejście zegara
aclr Wejście Asynchroniczna, wyraźna informacja wejściowa
wynik[32:0] Wyjście Dane wyjściowe 33-bitowe
Wyświetl wszystko Pokaż mniej

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.