2-portowa pamięć RAM Verilog HDL True z trybem pojedynczego zegara

author-image

Według

W tym przykładzie opisano 64-bitową, 8-bitową synchroniczną, prawdziwą dwuportową pamięć RAM z dowolną kombinacją niezależnych operacji odczytu lub zapisu w tym samym cyklu zegara w Verilog HDL. Jednostka projektowa dynamicznie przełącza się między operacjami odczytu i zapisu przy pomocy wejścia włączenia zapisu odpowiedniego portu. Narzędzia syntezowe są w stanie wykryć projekty pamięci RAM w kodzie HDL i automatycznie wywnioskować funkcje altsyncram lub altdpram, w zależności od docelowej architektury urządzenia.

Rys. 1. Dwuportowa pamięć RAM True z wykresem najwyższej klasy z jednym zegarem

Tabela 1. Lista 2-portowej pamięci RAM z portem z jednym zegarem

Opis typu portu
dataa[7:0], datab[7:0] Wejście 8-bitowe dane wejściowe portu A i portu B
addr_a[5:0], addr_b[5:0] Wejście 6-bitowe wejścia adresu portu A i portu B
we_a, we_b Wejście Włącz zapis danych wejściowych portu A i portu B
Clk Wejście Wejście zegara
q_a[7:0], q_b[7:0] Wyjście 8-bitowe wyjścia danych z portu A i portu B
Wyświetl wszystko Pokaż mniej

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.