W tym przykładzie opisano 64-bitową, 8-bitową synchroniczną, prawdziwą dwuportową pamięć RAM z dowolną kombinacją niezależnych operacji odczytu lub zapisu w tym samym cyklu zegara w Verilog HDL. Jednostka projektowa dynamicznie przełącza się między operacjami odczytu i zapisu przy pomocy wejścia włączenia zapisu odpowiedniego portu. Narzędzia syntezowe są w stanie wykryć projekty pamięci RAM w kodzie HDL i automatycznie wywnioskować funkcje altsyncram lub altdpram, w zależności od docelowej architektury urządzenia.
Pobierz pliki użyte w tym przykładzie:
Tabela 1. Lista 2-portowej pamięci RAM z portem z jednym zegarem
Opis | typu | portu |
---|---|---|
dataa[7:0], datab[7:0] | Wejście | 8-bitowe dane wejściowe portu A i portu B |
addr_a[5:0], addr_b[5:0] | Wejście | 6-bitowe wejścia adresu portu A i portu B |
we_a, we_b | Wejście | Włącz zapis danych wejściowych portu A i portu B |
Clk | Wejście | Wejście zegara |
q_a[7:0], q_b[7:0] | Wyjście | 8-bitowe wyjścia danych z portu A i portu B |