VHDL: Binary Adder Tree

author-image

Według

W tym przykładzie opisano 8-bitowe drzewko binarnego adder w VHDL. W przypadku urządzeń z czterowejśćowymi tabelami wyszukiwania w elementach logicznych (LE) użycie struktury drzewa binarnego adderów może znacznie poprawić wydajność.

Rys. 1. Diagram najwyższego poziomu drzewa binarnego adder.

Pobierz pliki użyte w tym przykładzie:

Użytkowanie tego projektu podlega warunkom umowy licencyjnej Intel® Design Example License Agreement i podlega jej postanowień.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.