Szablony VHDL dla maszyn stanowych

author-image

Według

Ta strona zawiera przykłady projektowe maszyn stanowych w VHDL. Maszyna państwowa to obwód sekwencyjny, który przechodzi przez szereg stanów. Przykłady zawierają kody HDL do implementacji następujących typów maszyn stanowych:

  • Komputer stanu 4-State Chyłka

Wyjścia maszyny stanu Chyłka zależą zarówno od danych wejściowych, jak i aktualnego stanu. Po zmianie danych wejściowych wyjścia są aktualizowane bez oczekiwania na brzeg zegara.

  • Czterostanowa maszyna stanowa Moore State Machine

Wyjścia maszyny stanu Moore zależą tylko od obecnego stanu. Wyjścia są zapisywane tylko po zmianie stanu (na brzegu zegara).

  • Bezpieczna maszyna państwowa

W tym przykładzie użyto wartości atrybutu syn_encoding synthesis safe, aby określić, że oprogramowanie powinno wstawić dodatkową logikę do wykrywania niezgodnego z prawem stanu i życie przejścia maszyny państwowej do stanu resetowania.

  • Maszyna stanowa kodowana przez użytkownika

W tym przykładzie użyto atrybutu syn_encoding synthesis, aby zastosować określone kodowania binarne do elementów typu wyliczonego.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.