VHDL: podwójna portowa pamięć RAM True z jednym zegarem

author-image

By

W tym przykładzie opisano 64-bitową, 8-bitową synchroniczną, prawdziwą dwuportową pamięć RAM z dowolną kombinacją niezależnych operacji odczytu lub zapisu w tym samym cyklu zegara w VHDL. Jednostka projektowa dynamicznie przełącza się między operacjami odczytu i zapisu przy pomocy wejścia włączenia zapisu odpowiedniego portu. Narzędzia syntezowe są w stanie wykryć projekty pamięci RAM w kodzie HDL i automatycznie wywnioskować altsyncram lub megafunctframe altdpram w zależności od architektury docelowego urządzenia.

Rys. 1. Rzeczywista dwuportowa pamięć RAM z diagramem najwyższej klasy z jednym zegarem.

Pobierz pliki użyte w tym przykładzie:

Użytkowanie tego projektu podlega warunkom umowy licencyjnej Intel® Design Example License Agreement i podlega jej postanowień.

Tabela 1. Lista 2-portowej pamięci RAM z portem z jednym zegarem

Nazwa portu

Typu

Opis

dataa[7:0], datab[7:0]

Wejście

8-bitowe dane wejściowe portu A i portu B

addr_a[5:0], addr_b[5:0]

Wejście

6-bitowe wejścia adresu portu A i portu B

we_a, we_b

Wejście

Włącz zapis danych wejściowych portu A i portu B

Clk

Wejście

Wejście zegara

q_a[7:0], q_b[7:0]

Wyjście

8-bitowe dane wyjściowe portu A i portu B

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.