Przegląd
Projekt referencyjny kontrolera LCD TFT bloków cyfrowych umożliwia przyspieszenie projektowania wyświetlaczy LCD TFT w systemie. Projekt referencyjny koncentruje się na rdzeniu własności intelektualnej (IP) kontrolera LCD (IP) bloków cyfrowych DB9000AVLN, który jest dostępny w formatach RTL (netlist lub VHDL/Verilog HDL register transfer level).
Rdzeń DB9000AVLN zawiera połączenie systemowe mapowane w Avalon® pamięci na potrzeby połączeń wzajemnych z procesorem wbudowanym w Nios® II oraz kontrolerami SDRAM lub SRAM (pamięć może służyć jako bufor klatek). Oprogramowanie dostarczane z tym projektem referencyjnym działa na Nios II wbudowanym procesorze, aby umieścić obraz w pamięci bufora klatek i nie naraża rdzenia DB9000AVLN do prowadzenia panelu LCD.
Korzystając z oprogramowania Intel® Quartus® Design, możesz skonstruować projekt referencyjny kontrolera LCD TFT w zestawie programistycznym Cyclone®, Cyclone® II lub Cyclone® III FPGA. Pełna lista obsługiwanych zestawów programistycznych Intel® FPGA znajduje się w sekcji Demonstrowana technologia Intel® ®.
Panel LCD można podłączyć do zestawu programistycznego Intel FPGA przy pomocy odpowiedniego kabla. Aby uzyskać więcej informacji, skontaktuj się z działem bloków cyfrowych.
Funkcje projektowania sprzętu
- Szeroki zakres programowalnych rozdzielczości paneli LCD
- Maksymalna programowalna rozdzielczość 4096 × 2048
- Rozdzielczości pikseli poziomych od 16 do 4096 pikseli w przyrostach 16 pikseli
- Obsługa 1-portowych interfejsów panelu TFT LCD
- 18-bitowe cyfrowe (6 bitów/kolor) i 24-bitowe cyfrowe (8 bitów/kolor)
- Obsługa 2-portowych interfejsów panelu LCD TFT LVDS
- Programowalne bity bufora klatek na piksel (bpp) — głębia koloru:
- 1, 2, 4, 8 bpp mapowane przez odwzorowanie koloru na 18-bitowy piksel LCD
- 16, 18 bpp bezpośrednio dyskuje 18-bitowy piksel LCD
- 24 bpp bezpośrednio napędza 24-bitowy piksel LCD
- Kolor ekwiwalencyjnej pamięci RAM w celu zmniejszenia wymagań pamięci masowej bufora ramki i Avalon szerokości połączenia międzysystemowego systemu
- Wpis 256 na 16-bitową pamięć RAM, wprowadzony jako wpis 128 na 32 bity
- Ładowane statycznie przez interfejs magistrali podrzędnej przez mikroprocesor lub interfejs magistrali głównej dynamicznie z każdą klatką przez kontroler bezpośredniego dostępu do pamięci (DMA)
- Obsługa formatu programowalnego wyjścia
- RGB 6:6:6 lub 5:6:5 w 18-bitowym interfejsie cyfrowym
- RGB 8:8:8 w 24-bitowym interfejsie cyfrowym
- Programowalne parametry czasowe poziome i pionowe
- Werand z przodu, werand, szerokość synchronizacji, piksele na linię
- Polaryzacja synchronizacji
- Programowalny zegar pikseli
- Rozdzielacz zegara pikseli od 1 do 128 zegara magistrali
- Polaryzacja zegara pikseli
- Oddzielnie, niezależne wejście zegara pikseli
- Programowalne dane umożliwiają sygnał timingu
- Uzyskane z poziomych i pionowych parametrów timingów
- Włącz polaryzację wyświetlacza
- Trzy rodzaje pamięci
- 16-słowne x 32-bitowe wejście FIFO, oddzielenie Avalon połączeń systemowych i częstotliwość taktowania panelu LCD. Zintegrowany z kontrolerem DMA
- 255-słowny x 16-bitowy obraz koloru ram
- 16-słowne wyjściowe FIFO
- Bufory FIFO mają parametry o głębokości i szerokości
- Obsługa sekwencjonowania w górę i w dół
- 9 źródeł przerwań wewnętrznych z kontrolą maskującą
- Little-endian, big-endian lub tryb Windows CE
- Zgodność z interfejsem mapowanego w pamięci Avalon
- Opcjonalny interfejs PCI*
- W pełni synchroniczne, syntetyzowane źródło Verilog HDL lub VHDL RTL z rosnącym taktowaniem brzegu sieci, bez zegarów bramek i bez wewnętrznych stanów trójpoziomowych
- Zmodyfikuj lub zintegruj rdzeń DB9000AVLN zgodnie z Twoimi wymaganiami dzięki usługom sprzętowym i inżynieryjnym oprogramowania Digital Block
Informacje kontaktowe
Bloki cyfrowe, Inc.
Rock Road 587
Glen Rock, NJ 07452 , Stany Zjednoczone
Telefon: +1 201 251 1281
Faks: +1 201 632 4809
Adres e-mail: info@digitalblocks.com
WWW: www.digitalblocks.com