Oprogramowanie Intel® Quartus® Prime Design - Centrum pomocy technicznej

Witamy w Centrum wsparcia oprogramowania Intel® Quartus® Prime Design.

Pakiet oprogramowania Intel® Quartus® Prime Design obejmuje wszystkie narzędzia do projektowania oprogramowania potrzebne do wprowadzenia układu Intel® FPGA od koncepcji do produkcji. Tematy na tej stronie przeprowadzą Cię przez wszystkie funkcje oprogramowania Intel® Quartus® Prime. Wybierz obszar zainteresowań i przejdź do konkretnych zasobów, których potrzebujesz w przepływie projektowania Intel® Quartus® Prime.

Wprowadzenie

Przegląd

Wprowadzenie

Podręczniki użytkownika

Intel® Quartus® Prime Software Podręczniki użytkownika

Podręczniki użytkownika Intel® Quartus® Prime Pro Edition:

Podręczniki użytkownika Intel® Quartus® Prime Standard Edition:

Jaka jest różnica między wersją Pro i Standard Edition?

Szkolenie Intel® Quartus® Prime Software

Firma Intel oferuje kilka rodzajów szkoleń, zarówno online, jak i osobistych, które pomogą Ci szybko rozpocząć projektowanie Intel® Quartus® Prime. Oto kilka sugerowanych zajęć szkoleniowych, które na początek.

Szkolenie Intel® Quartus® Prime Software

Czas
Nazwa kursuTyptrwaniaNumer kursu
Korzystanie z Quartus® Prime Software: Wprowadzenie Online 81 minut ODSW1100
The Quartus® Prime Software: Foundation (Standard Edition) Online 8 Godziny ODSW1110
The Quartus® Prime Software: Foundation (Pro Edition) Online 8 Godziny ODSW1110PRO
Oprogramowanie Intel® Quartus® Prime: funkcje wersji Pro dla zaawansowanych projektów Instruktor - klasa prowadzona / wirtualna 8 Godziny IPRO
Oprogramowanie Intel® Quartus® Prime: Foundation Instruktor - klasa prowadzona / wirtualna 8 Godziny IDSW110

Dostępnych jest wiele innych szkoleń. Pełny katalog można znaleźć na stronie Szkolenia Intel® FPGA.

1. Planowanie I/O

Przegląd planowania we/wy

Planowanie I/O odbywa się na wczesnym etapie projektowania FPGA, aby zapewnić pomyślne umieszczenie w urządzeniu docelowym przy jednoczesnym spełnieniu dedykowanych ograniczeń pinów i czasu. Oprogramowanie Intel® Quartus® Prime Pro Edition oferuje dwa narzędzia do zarządzania złożonym procesem spełniania wielu ograniczeń związanych z rozmieszczeniem we/wy.

narzędzia
Zadanieplanowania we/wyJak uzyskać dostęp
Planer interfejsu Planowanie interfejsów i peryferii urządzeń Narzędzia > Planer interfejsu
Planer pinów Edytowanie, sprawdzanie poprawności lub eksportowanie przypisań pinów Projekty > Pin Planner

Interface Planner zarządza złożonością integracji wielu modułów z twardymi wymaganiami dotyczącymi przypisywania pinów (na przykład rdzeni PCI Express*, DDR i PLL) własności intelektualnej (IP) z blokadą fazową (PLL).Interface Planner zarządza złożonością integracji wielu modułów z wieloma modułami integracji (PLL). Interface Planner dynamicznie współdziała z intel® Quartus® Prime Fitter, aby zweryfikować legalność rozmieszczenia podczas planowania. Możesz ocenić różne plany pięter za pomocą interaktywnych raportów, aby dokładnie zaplanować najlepszą implementację.

Pin Planner to niskopoziomowe narzędzie do przypisywania pinów. Użyj tego, aby ręcznie umieścić piny I/O oraz określić szybkość obracania i siłę napędu.

kursu
TypCzas trwaniaNumer kursu
Szybkie i łatwe projektowanie systemu I/O za pomocą BluePrint Za darmo, Online 40 minut OBLUEINTRO

Planowanie we/wy - Inne zasoby

Planowanie we/wy wiąże się z wieloma kwestiami, zwłaszcza gdy w grę wchodzą szybkie we/wy lub określone protokoły. Aby uzyskać więcej informacji na temat zarządzania we/wy i wsparcia rozwoju zarządu, odwiedź stronę sieci Web Zarządzanie we/wy, Wsparcie rozwoju zarządu i Centrum zasobów analizy integralności sygnału.

2. Wpis projektu

Wpis projektu - Przegląd

Projekt można wyrazić za pomocą kilku metod wprowadzania projektu:

  • Korzystanie z języka opisu sprzętu (HDL)
  • Verilog
  • SystemVerilog
  • VHDL
  • Platform Designer, graficzne narzędzie do wprowadzania do łączenia złożonych modułów w uporządkowany sposób
  • Inne metody wejścia na wyższy poziom
  • Synteza wysokiego poziomu (HLS) przy użyciu języka C++ do wyrażania złożonych modułów
  • OpenCL™ używa języka C++ do implementacji algorytmów obliczeniowych na platformach heterogenicznych

Własność intelektualna

Oprócz bezpośredniego wprowadzania projektów, układy FPGA Intel® obsługują duże portfolio własności intelektualnej (IP) zaprojektowane specjalnie do użytku w układach FPGA Intel®.

Nauka języka opisu sprzętu (HDL)

Firma Intel oferuje kilka kursów szkoleniowych HDL, od bezpłatnych przeglądów online po całodniowe zajęcia prowadzone przez instruktorów.

kursu
TypCzas trwaniaNumer kursu
Wprowadzenie do Verilog HDL 8 Godziny Prowadzone przez instruktora IHDL120
Wprowadzenie do VHDL 8 Godziny Prowadzone przez instruktora IHDL110
Verilog HDL — podstawy 50 minut Online, Za Darmo OHDL1120
Podstawy VHDL 92 minuty Online, Za Darmo OHDL1110
Zaawansowane techniki projektowania Verilog HDL 8 Godziny Prowadzone przez instruktora IHDL230
Zaawansowane techniki projektowania VHDL 8 Godziny Prowadzone przez instruktora IHDL240
SystemVerilog z oprogramowaniem Quartus® II 38 minut Online, Za Darmo OHDL1125

Korzystanie z szablonów HDL

Oprogramowanie Intel® Quartus® Prime oferuje kilka szablonów dla powszechnie używanych elementów logicznych, takich jak rejestry, wybrane przypisania sygnałów, współbieżne przypisania sygnałów i wywołania podprogramów. Szablony są dostępne w Verilog, SystemVerilog i VHDL.

Jeśli nie masz pewności co do najlepszego sposobu napisania konkretnej funkcji, aby upewnić się, że zostanie ona poprawnie zaimplementowana, powinieneś zapoznać się z tymi szablonami. System szablonów jest w pełni opisany w sekcji Wstawianie kodu HDL z dostarczonego szablonu w Podręczniku użytkownika zaleceń projektowych.

Zalecany styl kodowania HDL

Style kodowania HDL mają znaczący wpływ na jakość wyników dla projektów logicznych. Narzędzia do syntezy zoptymalizują projekt, ale aby osiągnąć precyzyjne wyniki, musisz kodować w stylu, który będzie łatwo rozpoznawany przez narzędzie do syntezy jako specyficzne konstrukcje logiczne.

Ponadto istnieją dobre praktyki projektowe, których należy przestrzegać w przypadku ogólnego projektowania logiki cyfrowej, a w szczególności w przypadku urządzeń opartych na LAB. Zarządzanie metodologiami resetowania logiki, opóźnienia potoków i prawidłowe synchroniczne generowanie sygnałów to tylko niektóre przykłady dobrych praktyk projektowania cyfrowego. Niektóre zasoby do nauki dobrych praktyk kodowania HDL są wymienione poniżej.

Zasoby dotyczące dobrych wytycznych dotyczących stylu kodowania HDL

Opis zasobu
Dobre praktyki projektowania dużych prędkości (ODSWTC01) Bezpłatne szkolenie online
Zalecane style kodowania HDL Sekcja w Podręczniku użytkownika Intel® Quartus® Prime Pro Edition
Zalecane praktyki projektowe Sekcja w Podręczniku użytkownika Intel® Quartus® Prime Pro Edition
Advanced Synthesis Cookbook z przykładami projektowymi (książka kucharska.zip) PDF z przykładami projektów

Własność intelektualna

Układy FPGA intel® obsługują duże portfolio własności intelektualnej (IP) zaprojektowane specjalnie do użytku w układach FPGA Intel®. Każdy adres IP zawiera model symulacyjny do weryfikacji projektu przed wdrożeniem urządzenia. Więcej informacji na temat dostępnych rdzeni IP i ekosystemu IP w oprogramowaniu Intel® Quartus® Prime można znaleźć pod poniższymi linkami.

Zasoby własności intelektualnej

Opis zasobu
Intel® FPGA IP Portfolio Przegląd portfolio Intel® FPGA IP
Wprowadzenie do procesorów Intel® FPGA IP Jak katalog IP i edytor parametrów zarządzają rdzeniami IP w oprogramowaniu Intel® Quartus® Prime
Wyszukiwarka IP Intel® FPGA Pełna lista rdzeni Intel® FPGA IP

Projektant platformy

Dokumentacja projektanta platformy

Opis zasobu
Tworzenie systemu za pomocą Projektanta platform Podstawy korzystania z Projektanta platform
Tworzenie komponentów projektanta platformy Jak zintegrować składniki własności intelektualnej (IP) do wykorzystania w Projektancie platformy
Interkonekt Projektant platformy Szczegółowe informacje na temat interfejsów mapowania pamięci i przesyłania strumieniowego dostępnych w standardach połączeń Avalon® i AMBA* AXI*
Optymalizacja wydajności systemu Projektanta Platformy Optymalizacja potoków i postępowanie z arbitrażem autobusowym w systemie Platform Designer
Podręcznik interfejsu komponentu Tcl Dokumentacja interfejsu programowania aplikacji (API) do integracji IP z systemem Platform Designer
Komponenty projektowania systemu Projektant platformy Opis komponentów połączeń wzajemnych dostępnych w Projektancie platformy

Szkolenia dla projektantów platform (dawniej Qsys)

Przykłady projektowania projektantów platform

Opis zasobów
Projektant platformy - przykład projektu Przykład projektu do pobrania testera pamięci zaimplementowanego w Programie Platform Designer.
Przykład projektu pamięci AXI* Interfejs agenta AMBA* AXI*-3 na prostym niestandardowym komponencie pamięci Verilog.
Przykład symulacji BFM: interfejs mostka HPS AXI* do rdzenia FPGA Interfejs systemu procesorów twardych (HPS) do mostka FPGA AXI* (h2f).
Avalon® Weryfikacja IP Suite Podręcznik użytkownika (PDF) Modele funkcjonalne magistrali (BFM) do weryfikacji rdzeni IP za pomocą interfejsów Avalon®.
Pliki projektowe (.zip)
Mentor Graphics* AXI* Verification IP Suite (PDF) BFM do weryfikacji rdzeni IP za pomocą interfejsów AMBA* AXI*.

Oficjalne dokumenty

Opis zasobu
Porównanie podejść do integracji IP przy wdrażaniu FPGA Omówiono wyzwania związane z połączeniami w złożonych urządzeniach FPGA.
Zastosowanie zalet architektury sieci na chipie do projektowania systemów FPGA W tym artykule opisano zalety architektury network on a chip (NoC) w systemie Intel® FPGA.

3. Symulacja

Omówienie symulacji

Oprogramowanie Intel® Quartus® Prime obsługuje symulację RTL i symulację projektu na poziomie bramy w obsługiwanych symulatorach EDA.

Symulacja obejmuje:

  • Konfigurowanie środowiska pracy symulatora
  • Kompilowanie bibliotek modeli symulacyjnych
  • Uruchamianie symulacji

Oprogramowanie Intel® Quartus® Prime obsługuje wykorzystanie skryptowego przepływu symulacji w celu zautomatyzowania przetwarzania symulacji w preferowanym środowisku symulacyjnym.

W oprogramowaniu Intel® Quartus® Prime Standard Edition masz możliwość korzystania z przepływu narzędzi NativeLink, które automatyzuje uruchamianie wybranego symulatora.

Skryptowany przepływ symulacji

Integracja symulatora HDL z przepływem narzędzi programowych Intel® Quartus® opisano w poniższej sekcji Podręcznika użytkownika oprogramowania Intel® Quartus® | Podręcznik:

Podczas korzystania z Projektanta platformy do konfigurowania rdzeni i systemów IP generowane są skrypty konfiguracji środowiska symulacyjnego dla obsługiwanych symulatorów EDA.

Podczas tworzenia wielu systemów Projektanta platform należy uruchomić "Generuj skrypt konfiguracji symulatora dla protokołu IP", aby utworzyć połączony skrypt dla systemów w Projektancie platformy.

Wygenerowane podstawowe skrypty symulacyjne IP można włączyć do skryptu symulacyjnego najwyższego poziomu, który kontroluje symulację całego projektu. Po uruchomieniu symulacji konfiguracji ip użyj następujących informacji, aby skopiować sekcje szablonu i zmodyfikować je do użycia w nowym pliku skryptu najwyższego poziomu.

Możesz również zapoznać się z poniższymi filmami wideo, aby uzyskać wskazówki dotyczące konfigurowania symulacji.

Przepływ symulacji NativeLink

W oprogramowaniu Intel® Quartus® Prime Standard Edition masz możliwość korzystania z NativeLink. Pozwala to automatycznie uruchomić wszystkie kroki potrzebne do symulacji projektu po zmodyfikowaniu kodu źródłowego lub adresu IP.

Funkcja NativeLink integruje symulator EDA z oprogramowaniem Intel® Quartus® Prime Standard Edition, automatyzując następujące czynności:

  • Generowanie plików specyficznych dla symulatora i skryptów symulacyjnych.
  • Kompilacja bibliotek symulacyjnych.
  • Automatyczne uruchamianie symulatora po analizie i opracowaniu, analizie i syntezie oprogramowania Intel® Quartus® Prime lub po pełnej kompilacji.

Zasoby dotyczące konfiguracji symulacji NativeLink

Opis zasobu
Korzystanie z symulacji NativeLink Rozdział w Podręczniku użytkownika Intel Quartus Prime Standard Edition: Symulacja innej firmy
Jak skonfigurować symulację NativeLink Krótki film, który pokazuje, jak skonfigurować NativeLink do prostego projektu

Zasoby dotyczące symulacji

Zasoby dotyczące symulacji

Opis
typu zasobu
Symulacja konstrukcji Intel® FPGA (Intel® Quartus® Prime Pro Edition) Sekcja w Podręczniku użytkownika Intel® Quartus® Prime Pro Edition Główna dokumentacja oprogramowania Intel® Quartus® Prime Pro Edition
Symulacja konstrukcji Intel® FPGA (Intel® Quartus® Prime Standard Edition) Podręcznik Intel® Quartus® Prime Standard Edition Główna dokumentacja oprogramowania Intel® Quartus® Prime Standard Edition
Generowanie Środowiska Testowego za pomocą narzędzia symulacyjnego Intel® FPGA-ModelSim* Film demonstracyjny
Symulowanie konstrukcji procesora Nios® II Film demonstracyjny
Jak symulować blok interfejsu aktywnej pamięci szeregowej Film demonstracyjny
Generowanie przykładowej symulacji projektu PHYLite w ModelSim* w 16.1 z Arria® 10 Film demonstracyjny
Jak symulować cyklon® V 8b10b Porządkowanie bajtów IP Film demonstracyjny
Symulowanie Arrii® 10 RLDRAM3 przy użyciu modelu pamięci dostawcy Film demonstracyjny
Symulacja Ping Pong PHY DDR3 Film demonstracyjny
Symulacja SoC HPS DDR3 Core Film demonstracyjny
Zaawansowane projektowanie systemu przy użyciu Qsys: symulacja komponentów i systemów Online, bezpłatne szkolenie 28-minutowy kurs online (OAQSYSSIM)
Symulowanie projektów za pomocą symulatorów EDA 3rd Party (Legacy Course) Online, bezpłatne szkolenie 35-minutowy kurs online (ODSW1122)

Oprogramowanie Intel® Quartus® Prime Standard Edition obsługuje następujące symulatory EDA:

  • Aldec Active-HDL
  • Aldec Riviera-PRO
  • Kadencja Przenikliwe przedsiębiorstwo
  • Mentor Graphics* ModelSim*-Intel FPGA (w zestawie z oprogramowaniem Intel® Quartus® Prime)
  • Mentor Graphics* ModelSim* - PE
  • Mentor Graphics* ModelSim* - SE
  • Grafika mentora* QuestaSim
  • Streszczenie* VCS i VCS MX

Integracja symulatora HDL z przepływem narzędzi programowych Intel® Quartus® opisano w sekcji Symulowanie projektów Intel FPGA w Podręczniku użytkownika Intel Quartus Prime Pro Edition: Symulacja innej firmy.

4. Synteza

Przegląd syntezy

Etap syntezy logicznej przepływu projektowania oprogramowania Intel® Quartus® przejmie kod poziomu transferu rejestru (RTL) i utworzy listę sieci prymitywów niższego poziomu (listę sieci po syntezie). Lista sieci po syntezie zostanie następnie wykorzystana jako dane wejściowe do Montera, który umieści i poprowadzi projekt.

Oprogramowanie Intel® Quartus® Prime i Quartus® II zawiera zaawansowaną zintegrowaną syntezę i interfejsy z innymi narzędziami do syntezy innych firm. Oprogramowanie oferuje również przeglądarki schematów list sieciowych, których można użyć do analizy struktury projektu i zobaczyć, jak oprogramowanie zinterpretowało projekt.

Wyniki syntezy można przeglądać za pomocą przeglądarek Quartus® Netlist,zarówno po opracowaniu RTL, jak i po mapowaniu technologii.

Dokumentacja syntezy

Opis tytułu
Zintegrowana synteza Quartus Prime Zintegrowane narzędzie do syntezy oprogramowania Intel® Quartus® Prime obsługuje syntezę VHDL, Verilog, SystemVerilog i starszych języków intel® FPGA specyficznych dla układu FPGA.
Obsługa synplify Przepływ narzędzi programowych Intel® Quartus® Prime obsługuje również syntezatory logiczne Synplicity Synplify i Synplify Pro.
Obsługa Mentor Graphics* Precision RTL Oprogramowanie Intel® Quartus® Prime obsługuje również syntezator Mentor Graphics* Precision RTL.

Szkolenie i demonstracje syntezy

Opis tytułu
Korzystanie z Quartus® Prime Software: An Introduction (ODSW1100)

Zapoznaj się z podstawowym środowiskiem projektowania oprogramowania Quartus® Prime. Dowiesz się o podstawowym przepływie projektowania FPGA i jak korzystać z oprogramowania Quartus® Prime w przepływie.

Jest to 1,5-godzinny kurs online.

Seria Quartus® Prime Software Design: Foundation (Standard) (ODSW1110)

Naucz się korzystać z oprogramowania Quartus® Prime, aby opracować projekt FPGA lub CPLD od wstępnego projektu do programowania urządzenia.

Jest to 3,5-godzinny kurs online.

Seria Quartus® Prime Software Design: Foundation (IDSW110)

Utwórz projekt, wprowadź pliki projektu, skompiluj i skonfiguruj urządzenie, aby projekt działał w systemie. Wprowadź ograniczenia czasowe i przeanalizuj projekt za pomocą Analizatora czasu. Odkryj, w jaki sposób oprogramowanie łączy się z typowymi narzędziami EDA używanymi do syntezy i symulacji.

Jest to 8-godzinny kurs prowadzony przez instruktora.

Synteza na wysokim poziomie

Narzędzie do syntezy wysokiego poziomu (HLS) firmy Intel przyjmuje opis projektu napisany w języku C ++ i generuje kod RTL zoptymalizowany dla układów FPGA Intel®.

Więcej informacji na temat kompilatora Intel® HLS, w tym dokumentację, przykłady i kursy szkoleniowe, można znaleźć na stronie pomocy technicznej HLS.

Dokumentacja HLS

dokumentu
Opis
Przewodnik HLS Wprowadzający Pokazuje, jak zainicjować środowisko kompilatora syntezy wysokiego poziomu. Zawiera również przykłady projektów i samouczki, aby zademonstrować sposoby efektywnego korzystania z kompilatora.
HLS Podręcznik użytkownika Zawiera instrukcje dotyczące syntezy, weryfikacji i symulacji rdzeni IP dla produktów Intel® FPGA.
Podręcznik referencyjny HLS Zawiera informacje o przepływie projektowania komponentów syntezy wysokiego poziomu (HLS), w tym opcje poleceń i inne elementy programowania, których można używać w kodzie składnika.
Przewodnik po najlepszych praktykach HLS Oferuje wskazówki i wskazówki dotyczące optymalizacji projektu komponentu przy użyciu informacji dostarczonych przez kompilator HLS.

5. Monter

Monter - Edycja Pro

Dzięki oprogramowaniu Intel® Quartus® Prime Pro Edition Monter wykonuje swoją pracę w indywidualnie sterowanych etapach; możesz zoptymalizować każdy etap indywidualnie, uruchamiając tylko ten etap procesu montera, iterując w celu optymalizacji tego etapu.

Etapy monterów

Optymalizacja przyrostowa etapu monter
Plan Po tym etapie można uruchomić analizę czasu po planie, aby zweryfikować ograniczenia czasowe i sprawdzić poprawność okien czasowych między zegarami. Wyświetl właściwości rozmieszczenia i obwodów oraz przeprowadź planowanie zegara dla układów FPGA Intel® Arria® 10 i Intel® Cyclone® 10 FPGA.
Wczesne miejsce Po tym etapie Chip Planner może wyświetlić początkowe rozmieszczenie elementów projektu na wysokim poziomie. Wykorzystaj te informacje, aby kierować decyzjami dotyczących planowania pięter. W przypadku projektów FPGA Intel® Stratix® 10 można również wykonać wczesne planowanie zegara po uruchomieniu tego etapu.
Miejsce Po tym etapie sprawdź wykorzystanie zasobów i logiki w raportach kompilacji i przejrzyj rozmieszczenie elementów projektu w Planerze układów.
Trasa Po tym etapie wykonaj szczegółową konfigurację i przytrzymaj zamknięcie czasu w Analizatorze czasu i wyświetl przeciążenia routingu za pośrednictwem Chip Planner.
Czas ponowny Po tym etapie przejrzyj wyniki retimingu w raporcie Monter i popraw wszelkie ograniczenia ograniczające dalszą optymalizację retimingu.

Domyślnie Monter przejdzie przez wszystkie jego etapy. Można jednak przeanalizować wyniki etapów Monter, aby ocenić projekt przed uruchomieniem następnego etapu lub przed uruchomieniem pełnej kompilacji. Więcej informacji na temat używania stopni monterów do kontrolowania jakości wyników projektu można znaleźć w sekcji Uruchamianie instalatora w Podręczniku użytkownika kompilatora: Intel® Quartus® Prime Pro Edition.

Można określić kilka ustawień, aby skierować poziom wysiłku Instalatora dla takich rzeczy, jak pakowanie rejestru, duplikacja i scalanie rejestru oraz ogólny poziom wysiłku. Aby uzyskać więcej informacji na temat ustawień Instalatora, zobacz dyskusje w sekcji Informacje o ustawieniach instalatora w Podręczniku użytkownika kompilatora: Intel® Quartus® Prime Pro Edition.

Monter - Edycja Standardowa

W oprogramowaniu Intel® Quartus® Prime Standard Edition można określić kilka ustawień, aby kierować poziomem wysiłku Instalatora, takich jak pakowanie rejestrów, powielanie i scalanie rejestrów oraz ogólny poziom wysiłku. Aby uzyskać pełną listę ustawień instalatora, zobacz Stronę pomocy ustawień kompilatora

Aby uzyskać więcej informacji na temat ustawień montera, zobacz dyskusje w sekcji

6. Analiza czasu

Przegląd analizy czasu

Analizator czasu określa relacje czasowe, które muszą być spełnione, aby projekt działał poprawnie i sprawdza czasy przybycia z wymaganymi czasami, aby zweryfikować czas.

Analiza czasu obejmuje wiele podstawowych koncepcji: łuki asynchroniczne v. synchroniczne, czasy przybycia i wymagane czasy, wymagania dotyczące konfiguracji i wstrzymania itp. Są one zdefiniowane w sekcji Podstawowe pojęcia dotyczące analizy czasu w Podręczniku użytkownika Intel® Quartus® Prime Standard Edition: Analizator czasu.

Analizator czasu stosuje ograniczenia czasowe i określa opóźnienia czasowe na podstawie wyników wdrożenia projektu przez instalatora do urządzenia docelowego.

Analizator czasu musi działać na podstawie dokładnego opisu wymagań dotyczących czasu, wyrażonych jako ograniczenia czasowe. Sekcja Projekty ograniczające w Podręczniku użytkownika Intel® Quartus® Prime Standard Edition: Analizator czasu opisuje, w jaki sposób ograniczenia czasowe mogą być dodawane do plików .sdc do użytku zarówno przez Instalatora, jak i Analizator czasu.

Zamknięcie czasowe jest iteracyjnym procesem udoskonalania ograniczeń czasowych; dostosowanie parametrów do syntezy i Montera oraz zarządzanie odmianami nasion monterów.

Analizator czasu

Analizator czasu Intel Quartus Prime

Analizator czasu w oprogramowaniu Intel® Quartus® Prime to potężne narzędzie do analizy czasu w stylu ASIC, które sprawdza wydajność pomiaru czasu całej logiki w projekcie przy użyciu standardowej w branży metodologii ograniczeń, analizy i raportowania. Analizator czasu może być sterowany z graficznego interfejsu użytkownika lub z interfejsu wiersza polecenia w celu ograniczenia, analizy i raportowania wyników dla wszystkich ścieżek czasowych w projekcie.

Pełny podręcznik użytkownika analizatora czasu można znaleźć w sekcji Uruchamianie analizatora czasu w Podręczniku użytkownika Intel® Quartus® Prime Standard Edition: Analizator czasu.

Jeśli do tej pory zapoznasz się z analizą chronometrażu, zobacz sekcję Zalecane przepływy dla użytkowników po raz pierwszy w Podręczniku użytkownika Intel® Quartus® Prime Standard Edition: Analizator czasu. Opisuje pełny przepływ projektu przy użyciu podstawowych ograniczeń.

Kursy szkoleniowe z analizatorem czasu

Czas
trwania kursuTypnumeru kursu
Seria intel Quartus Prime Software Design: analiza czasu 8 Godziny Intructor-Led IDSW120
Zaawansowana analiza czasu z TimeQuest 8 Godziny Prowadzone przez instruktora IDSW125
Analizator czasu: Wprowadzenie do analizy czasu 15 minut Online, Za Darmo ODSW1115
Analizator czasu: Gui analizatora czasu 31 minut Online, Za Darmo ODSW1116
Analizator czasu: integracja i raportowanie Intel Quartus Prime 25 minut Online, Za Darmo ODSW1117
Analizator czasu: wymagane ograniczenia SDC 34 minuty Online, Za Darmo ODSW1118
Zamknięcie czasu przy użyciu niestandardowych raportów TimeQuest 24 minuty Online, Za Darmo OTIM1100

Zamknięcie czasowe

Jeśli analizator czasu stwierdzi, że specyfikacje czasu nie są spełnione, projekt musi być zoptymalizowany pod kątem czasu, dopóki rozbieżność nie zostanie zamknięta, a specyfikacje czasu nie zostaną spełnione.

Zamknięcie czasowe obejmuje kilka możliwych technik. Najbardziej skuteczne techniki będą się różnić w zależności od projektu. Rozdział Zamknięcie i optymalizacja czasu w Podręczniku użytkownika optymalizacji projektu: Intel Quartus Prime Pro Edition zawiera wiele praktycznych porad na temat procesu zamykania czasu.

Istnieje kilka dodatkowych kursów szkoleniowych, które pomogą Ci zrozumieć, jak ocenić swój projekt pod kątem odpowiednich technik zamykania czasowego.

Szkolenia w zakresie zamknięcia czasu

7. Optymalizacja projektu

Omówienie optymalizacji projektu

Oprogramowanie Intel® Quartus® Prime i Quartus® II zawiera szeroką gamę funkcji, które pomagają zoptymalizować projekt pod kątem obszaru i czasu. Ta sekcja zawiera zasoby pomocne w technikach i narzędziach optymalizacji projektu.

Oprogramowanie Intel® Quartus® Prime i Quartus® II oferuje optymalizację listy sieci syntezy fizycznej w celu optymalizacji projektów dalej niż standardowy proces kompilacji. Synteza fizyczna pomaga poprawić wydajność projektu, niezależnie od użytego narzędzia do syntezy.

Dokumentacja wsparcia optymalizacji

Opis tytułu
Optymalizacja obszaru i czasu W tej sekcji podręcznika użytkownika wyjaśniono, jak zmniejszyć zużycie zasobów, skrócić czas kompilacji i poprawić wydajność pomiaru czasu podczas projektowania dla urządzeń Intel®.
Analiza i optymalizacja projektu planu piętra W tej sekcji podręcznika użytkownika opisano, jak używać Chip Planner do analizowania i optymalizowania planu piętra dla swoich projektów. W tym rozdziale wyjaśniono również, jak używać regionu blokady logicznej do kontrolowania położenia.
Zarządzanie zmianą inżynierską za pomocą Chip Planner W tej sekcji podręcznika użytkownika opisano, jak używać chip plannera do wdrażania zleceń zmian inżynieryjnych (ECO) dla obsługiwanych urządzeń.
Optymalizacje listy sieci i synteza fizyczna W tej sekcji podręcznika użytkownika wyjaśniono, w jaki sposób optymalizacje listy sieci i synteza fizyczna w oprogramowaniu Intel® Quartus® Prime mogą modyfikować listę sieci projektu i poprawiać jakość wyników.
Centrum zasobów kompilacji przyrostowej Ta strona sieci Web Centrum zasobów pokazuje, jak można użyć kompilacji przyrostowej, aby skrócić czas kompilacji i zachować wyniki podczas optymalizacji.

Szkolenia z zakresu optymalizacji projektu

Narzędzia do optymalizacji projektu

Oprogramowanie Intel® Quartus® Prime zapewnia narzędzia, które prezentują projekt w sposób wizualny. Narzędzia te pozwalają zdiagnozować wszelkie obszary problemowe w projekcie, pod względem logicznej lub fizycznej nieefektywności.

  • Możesz użyć Netlist Viewers, aby zobaczyć schematyczne przedstawienie projektu na kilku etapach procesu implementacji: przed syntezą, po syntezie i po miejscu i trasie. Umożliwia to potwierdzenie zamysłów projektowych na każdym etapie.
  • Planer partycji projektu ułatwia wizualizację i poprawianie schematu partycjonowania projektu, wyświetlając informacje o czasie, względnych gęstościach połączeń i fizycznym rozmieszczeniu partycji. Partycje można lokalizować w innych przeglądarkach lub modyfikować lub usuwać.
  • Dzięki Chip Plannermożesz wykonywać przydziały planów pięter, przeprowadzać analizy mocy oraz wizualizować ścieżki krytyczne i przeciążenia tras. Design Partition Planner i Chip Planner pozwalają na partycjonowanie i układanie projektu na wyższym poziomie.
  • Design Space Explorer II (DSE) automatyzuje wyszukiwanie ustawień, które dają najlepsze wyniki w każdym indywidualnym projekcie. DSE bada przestrzeń projektową projektu, stosuje różne techniki optymalizacji i analizuje wyniki, aby pomóc Ci odkryć najlepsze ustawienia dla Twojego projektu.

Korzystanie z tych narzędzi może pomóc zoptymalizować wdrożenie urządzenia.

Przeglądarki netlist

Przeglądarki list sieci oprogramowania Intel® Quartus® Prime zapewniają zaawansowane sposoby wyświetlania projektu na różnych etapach. Sondowanie krzyżowe jest możliwe w przypadku innych widoków projektu: możesz wybrać element i podświetlić go w oknach Chip Planner i Design File Viewer.

  • Przeglądarka RTL pokazuje logikę i połączenia wywnioskowane przez syntezator, po opracowaniu hierarchii i głównych bloków logicznych. Za pomocą przeglądarki RTL Viewer można wizualnie sprawdzić projekt przed symulacją lub innymi procesami weryfikacji.
  • Przeglądarka map Technologiczna (Post-Mapping) może pomóc w zlokalizowaniu węzłów na liście sieci po syntezie, ale przed place-and-route.
  • Przeglądarka map Technologiczna (Post-Fitting) pokazuje listę sieci po miejscu i trasie. Może się to różnić od listy sieci Post-Mapping, ponieważ monter może dokonywać optymalizacji w celu spełnienia ograniczeń podczas optymalizacji fizycznej.

Przeglądarki maszyn netlist i finite state

Zobacz demonstrację oprogramowania Quartus® Netlist Viewer i Finite State Machine Viewer w poniższych filmach.

Zasoby netlist viewers

Opis zasobu
Optymalizacja listy sieci projektowej Sekcja w Podręczniku użytkownika Intel® Quartus® Prime Standard Edition: Optymalizacja projektu, obejmująca korzystanie z przeglądarek netlist.

Chip Planner

Analiza planu piętra pomaga zamknąć czas i zapewnić optymalną wydajność w bardzo złożonych projektach. Chip Planner w oprogramowaniu Intel® Quartus® Prime pomaga szybko zamknąć czas na projektach. Możesz użyć Chip Planner wraz z Logic Lock Regions, aby skompilować swoje projekty hierarchicznie i pomóc w planowaniu pięter. Ponadto użyj partycji, aby zachować wyniki rozmieszczenia i routingu z poszczególnych przebiegów kompilacji.

Możesz przeprowadzić analizę projektu, a także stworzyć i zoptymalizować plan piętra za pomocą Chip Planner. Aby tworzyć przypisania we/wy, użyj Planera pinów.

Zasoby Chip Planner

Opis
typu zasobu
Analiza i optymalizacja projektu planu piętra Podręcznik użytkownika optymalizacji projektu: Rozdział Intel® Quartus® Prime Pro Edition Podstawowa dokumentacja dla Design Floorplan i Chip Planner
Film instruktażowy Chip Planner (część 1 z 2) E2E Wideo Samouczek Chip Planner: Ścieżki czasowe między odniesieniami, Fan-in, Fan-out, Opóźnienia routingu i regiony zegara
Film instruktażowy Chip Planner (część 2 z 2) E2E Wideo Samouczek Chip Planner: Wykorzystanie routingu, wyszukiwanie elementów projektu i regiony blokady logicznej
Wprowadzanie zmian ECO za pomocą Intel FPGA Quartus Chip Planner i Resource Property Editor (część 1 z 3) E2E Wideo Wprowadzanie późnych, małych zmian w kolejności zmian inżynieryjnych (ECO) za pomocą Chip Planner
Wprowadzanie zmian ECO za pomocą Intel FPGA Quartus Chip Planner i Resource Property Editor (część 2 z 3) E2E Wideo Wprowadzanie późnych, małych zmian ECO za pomocą Chip Planner
Wprowadzanie zmian ECO za pomocą Intel FPGA Quartus Chip Planner i Resource Property Editor (część 3 z 3) E2E Wideo Wprowadzanie późnych, małych zmian ECO za pomocą Chip Planner
Jak prześledzić lokalne trasowanie odzyskanego zegara CDR z kanału nadawczo-odbiorczego do pinu I/O za pomocą analizatora czasu i planera chipów E2E Wideo Przykład użycia Chip Plannera z Analizatorem Czasu

Projektowanie Space Explorer II

Design Space Explorer II (DSE) umożliwia eksplorację wielu parametrów dostępnych do kompilacji projektu.

Za pomocą DSE można zarządzać wieloma kompilacjami o różnych parametrach, aby znaleźć najlepszą kombinację parametrów, która pozwala osiągnąć zamknięcie czasowe.

Zasoby eksploratora przestrzeni projektowej II

Opis zasobu
Optymalizacja za pomocą Design Space Explorer II Podręcznik użytkownika wprowadzający: Intel® Quartus® Prime Pro Edition
Przykład projektu Design Space Explorer (DSE) Przykład projektowej eksploracji kosmosu
Korzystanie z Eksploratora przestrzeni projektowej (ODSE) Darmowe szkolenie online, 21 minut

8. Debugowanie na chipie

Omówienie debugowania w układzie

Wraz ze wzrostem wydajności, rozmiaru i złożoności układów FPGA proces weryfikacji może stać się krytyczną częścią cyklu projektowania FPGA. Aby zmniejszyć złożoność procesu weryfikacji, firma Intel udostępnia portfolio wbudowanych narzędzi do debugowania. Wbudowane narzędzia do debugowania umożliwiają przechwytywanie w czasie rzeczywistym wewnętrznych węzłów w projekcie, aby pomóc w szybkiej weryfikacji projektu bez użycia zewnętrznego sprzętu, takiego jak analizator logiczny na stanowisku badawczym lub analizator protokołów. Może to zmniejszyć liczbę pinów potrzebnych do sondowania sygnału na poziomie płyty. Przewodnik po wszystkich narzędziach w portfolio debugowania można znaleźć w sekcji Narzędzia do debugowania systemu w Podręczniku użytkownika narzędzi debugowania: Intel® Quartus® Prime Pro Edition.

Debugowanie pamięci zewnętrznej jest ułatwione przez Extermal Memory Interface Toolkit, który jest szczegółowo opisany w Centrum obsługi interfejsu pamięci zewnętrznej.

Zestaw narzędzi nadawczo-odbiorczych oferuje szerokie możliwości weryfikacji jakości i wydajności sygnału nadawczo-odbiorczego. Aby uzyskać więcej informacji na temat tego zestawu narzędzi, zobacz stronę produktu Transceiver Toolkit.

Przykłady debugowania na chipie

Przykłady projektowania debugowania na chipie

Oto kilka przykładów, które pomogą Ci wykorzystać dostępne funkcje w typowych scenariuszach debugowania.

Debugowanie na chipie - kursy szkoleniowe

Kursy szkoleniowe dotyczące debugowania na chipie

Debugowanie na chipie - Inne zasoby

Debugowanie na chipie — inne zasoby

Opis zasobu
Intel® FPGA Virtual JTAG (Intel® FPGA_virtual_jtag) IP Core Podręcznik użytkownika (PDF) Intel® FPGA_virtual_jtag Intel® FPGA IP komunikuje się za pośrednictwem portu JTAG, umożliwiając opracowywanie niestandardowych rozwiązań do debugowania.

AN 323: Korzystanie z wbudowanych analizatorów logicznych SignalTap II w systemach SOPC Builder (PDF)

Pliki projektowe (.zip)

Wykorzystanie SignalTap do monitorowania sygnałów znajdujących się wewnątrz modułu systemowego generowanego przez Projektanta Platformy.
AN 446: Debugowanie systemów Nios® II za pomocą analizatora logicznego SignalTap II (PDF) W niniejszej nocie aplikacyjnej przeanalizowano użycie wtyczki Nios® II w analizatorze logicznym Signal Tap i przedstawiono możliwości, opcje konfiguracji i tryby użytkowania wtyczki.
AN 799: Szybkie debugowanie projektów Intel® Arria® 10 przy użyciu sondy sygnałowej i szybkiej rekompili Uzyskaj dostęp do sygnałów wewnętrznych przy minimalnym wpływie na projekt.

Tematy zaawansowane

Przepływy projektowe oparte na blokach

Oprogramowanie do projektowania Intel® Quartus® Prime Pro Edition oferuje przepływy projektowe oparte na blokach. Istnieją dwa typy — przyrostowa kompilacja oparta na blokach i ponowne użycie bloku projektu, które umożliwiają zróżnicowanemu geograficznie zespołowi programistów współpracę nad projektem.

Kompilacja przyrostowa oparta na blokach to zachowywanie lub opróżnianie partycji w projekcie. Działa to z partycjami rdzeniowymi i nie wymaga dodatkowych plików ani planowania pięter. Partycję można opróżnić, zachować w migawkach Źródłowych, Synteza i Końcowe.

Przepływ Ponowne użycie bloku projektu umożliwia ponowne użycie bloku projektu w innym projekcie przez utworzenie, zachowanie i wyeksportowanie partycji. Dzięki tej funkcji możesz spodziewać się czystej ręki z modułów zamkniętych czasowo między różnymi zespołami.

Zasoby projektowe oparte na blokach

Szybka rekompiluj

Szybka rekompilowanie pozwala na ponowne wykorzystanie poprzednich syntez i wyników monterów, gdy jest to możliwe, i nie przetwarza ponownie niezmienionych bloków projektowych. Szybka rekompiluj może skrócić całkowity czas kompilacji po wprowadzeniu drobnych zmian w projekcie. Rapid Recompile obsługuje funkcjonalne zmiany ECO oparte na HDL i umożliwia skrócenie czasu kompilacji przy zachowaniu wydajności niezmienionej logiki.

Szybka rekompiluj - Zasoby pomocy technicznej

Opis zasobu
Uruchamianie szybkiej rekompili do szybkiej komplika Sekcja Szybkiej rekompili w tomie 2 podręcznika Intel® Quartus® Prime Pro Edition
AN 799: Szybkie debugowanie intel® Arria® 10 przy użyciu sondy sygnałowej i szybkiej rekompilu (PDF) Nota aplikacyjna pokazująca, w jaki sposób Szybka rekompilowanie skraca czas kompilacji dla małych zmian

Częściowa rekonfiguracja

Częściowa rekonfiguracja (PR) umożliwia dynamiczną rekonfigurację części układu FPGA, podczas gdy pozostały projekt FPGA nadal działa.

Możesz utworzyć wiele person dla regionu urządzenia i ponownie skonfigurować ten region bez wpływu na operacje w obszarach poza tą personą.

Aby uzyskać więcej informacji na temat częściowej rekonfiguracji, zobacz stronę Częściowa ponowna konfiguracja.

Skryptów

Oprogramowanie Intel® Quartus® Prime i Quartus® II zawiera kompleksową obsługę skryptów dla przepływów projektowania skryptów wiersza polecenia i języka poleceń narzędzi (Tcl). Oddzielne pliki wykonywalne dla każdego etapu przepływu projektowania oprogramowania, takie jak synteza, dopasowanie i analiza czasu, zawierają opcje tworzenia wspólnych ustawień i wykonywania typowych zadań. Interfejs programowania aplikacji skryptowych Tcl (API) zawiera polecenia obejmujące podstawowe i zaawansowane funkcje.

Skrypty wiersza polecenia

Plików wykonywalnych wiersza polecenia oprogramowania Intel® Quartus® Prime lub Quartus® II można używać w plikach wsadowych, skryptach powłoki, plikach makefile i innych skryptach. Na przykład użyj następującego polecenia, aby skompilować istniejący projekt:

$ quartus_sh --flow compile

Skrypty Tcl

Interfejs API Tcl należy używać do wykonywania następujących zadań:

  • Tworzenie projektów i zarządzanie nimi
  • Wykonywanie zleceń
  • Kompilowanie projektów
  • Wyodrębnianie danych raportu
  • Przeprowadzanie analizy czasu

Możesz zacząć od niektórych przykładów na stronie internetowej Tcl oprogramowania Quartus® II. Kilka innych zasobów jest wymienionych poniżej.

Zasoby dotyczące skryptów

Opis zasobu
Quartus® II Scripting Reference Manual Obejmuje zarówno pliki wykonywalne wiersza polecenia Quartus® oprogramowania, jak i pakiety Tcl oraz polecenia z powłoki oprogramowania Quartus®
Quartus® Prime Standard Edition Ustawienia Podręcznik referencyjny pliku Obejmuje ustawienia parametrów znalezione w pliku ustawień oprogramowania Quartus® (.qsf).
Skrypty wiersza poleceń Sekcja Podręcznika użytkownika Intel Quartus Prime Standard Edition.
Quartus® II Tcl Przykłady Strona internetowa z kilkoma przydatnymi przykładami skryptów Tcl.
Skrypty wiersza poleceń (ODSW1197) Szkolenie online prezentujące możliwości skryptów wiersza poleceń w oprogramowaniu Intel® Quartus® (30 min).
Wprowadzenie do Tcl (ODSW1180) Wprowadzenie do składni skryptów Tcl.
Quartus® II Software Tcl Scripting (ODSW1190) Funkcje skryptów Tcl w oprogramowaniu Quartus® II.

OpenCL i logo OpenCL są znakami towarowymi firmy Apple Inc. używanymi za zgodą Khronos.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.