Centrum pomocy technicznej szeregowego interfejsu cyfrowego II IP
Ta strona jest zorganizowana w kategorie, które są zgodne z przepływem projektu systemu Serial Digital Interface II od początku do końca. Znajdziesz tam informacje o tym, jak planować, wybierać, projektować, wdrażać i weryfikować rdzenie IP szeregowego interfejsu cyfrowego II. Istnieją również wytyczne dotyczące wychowania systemu i debugowania projektu IP szeregowego interfejsu cyfrowego II.
Uzyskaj zasoby pomocy technicznej dla urządzeń Intel Agilex® 7, Intel® Stratix® 10, Intel Arria® 10 i Intel Cyclone® 10 z poniższych stron. W poszukiwaniu innych urządzeń wyszukaj następujące linki: FPGA Indeks dokumentacji, kursy szkoleniowe, filmy, przykłady projektów i baza wiedzy.
1. Wybór urządzeń i IP
Jakie funkcje są obsługiwane w Intel® FPGA IP SDI II?
Której Intel® FPGA rodziny urządzeń należy użyć?
Czym jest wykorzystanie zasobów FPGA rdzeniA SDI II Intel® FPGA IP?
2. Przepływ projektowy i integracja IP
Dokumentacji
- Rdzeń IP — przewodnik użytkownika
- Intel® FPGA IP SDI II — instrukcja obsługi
- Urządzenia Intel Agilex 7
- Przykładowy przewodnik użytkownika projektu IP Cewki F-Tile SDI II FPGA
- Urządzenia Intel Stratix 10
- Przykładowy przewodnik użytkownika dotyczący projektu IP SDI II Intel® Stratix 10 FPGA
- Urządzenia Intel Arria 10
- Przykładowy przewodnik użytkownika dotyczący projektu IP SDI II Intel® Arria 10 FPGA
- Urządzenia Intel Cyclone 10 GX
- Przykład instrukcji obsługi projektu IP SDI II Intel® Cyclone 10 GX FPGA
- Intel® FPGA IP informacje o wersji
- Szeregowy interfejs cyfrowy (SDI) II Intel FPGA IP informacje o wersji
Jak wygenerować rdzeń Intel® FPGA IP SDI II?
- Instrukcja obsługi Intel® FPGA IP SDI II, sekcja 3.2.1. Tworzenie nowego projektu Intel® Quartus® Prime
- Instrukcja obsługi Intel® FPGA IP SDI II, sekcja 3.2.2. Uruchamianie katalogu IP
- Instrukcja obsługi Intel® FPGA IP SDI II, sekcja 3.2.3. Parametryzacja rdzenia IP
Jak wygenerować przykład projektu SDI II Intel® FPGA IP?
Poniższe linki zawierają instrukcje krok po kroku dotyczące generowania SDI II Intel® FPGA IP przykład projektu z oprogramowania Intel Quartus Prime:
- Urządzenia Intel Agilex 7
- Urządzenia Intel Stratix 10
- Urządzenia Intel Arria 10
- Urządzenia Intel Cyclone 10 GX
Jak skompilować i przetestować mój projekt?
W przypadku urządzeń Intel Agilex, Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX instrukcje kompilowania i testowania projektu Intel® FPGA IP SDI można znaleźć w następujących przewodnikach użytkownika przykładowego projektu SDI II Intel® FPGA IP, w sekcji "Kompilowanie i testowanie projektu":
- Urządzenia Intel Agilex 7
- Urządzenia Intel Stratix 10
- Urządzenia Intel Arria 10
- Urządzenia Intel Cyclone 10 GX
Jak mogę wykonać symulację funkcjonalną Intel® FPGA IP SDI II?
W przypadku urządzeń Intel Agilex f, Intel Stratix, Intel Arria 10 i Intel Cyclone 10 GX poniżej znajdują się instrukcje generowania SDI II Intel® FPGA IP symulacji funkcjonalnej:
- Włącz opcję symulacji w edytorze parametrów Intel® FPGA IP SDI II i generuj SDI II Intel® FPGA IP przykład projektu.
- Urządzenia Intel Agilex 7
- Urządzenia Intel Stratix 10
- Urządzenia Intel Arria 10
- Urządzenia Intel Cyclone 10 GX
3. Projektowanie płyt głównych i zarządzanie zasilaniem
Wytyczne połączeń PIN
- Urządzenia Intel Agilex 7
- ® Wytyczne dotyczące połączeń z rodziną urządzeń Intel Agilex Pin
- Urządzenia Intel Stratix 10
- Wytyczne dotyczące połączeń z rodziną urządzeń Intel® Stratix® 10 Pin
- Urządzenia Intel Arria 10
- Wytyczne dotyczące połączeń Intel® Arria® 10 GX, GT i SX Device Pin
- Urządzenia Intel Cyclone 10 GX
- Wytyczne dotyczące połączeń z rodziną urządzeń Intel® Cyclone® 10 GX Pin
Przegląd schematu
- Urządzenia Intel Agilex 7
- ® Przegląd schematu urządzenia Intel Agilex
- Urządzenia Intel Stratix 10
- Przegląd schematów Intel Stratix 10 GX, MX i SX
- Instrukcja obsługi zestawu programistycznego Intel® Stratix® FPGA Intel® Stratix® 10 GX
- Podręcznik użytkownika zestawu programistycznego Intel® Stratix® 10 SX SoC
- Urządzenia Intel Arria 10
- Przegląd schematów Intel Arria 10 GX, GT i SX
- Użytkownik zestawu programistycznego Intel Arria 10 FPGA
- Zestaw programistyczny Intel Arria 10 SoC — przewodnik użytkownika
- Urządzenia Intel Cyclone GX 10
- Przegląd schematu Intel Cyclone 10 GX – arkusz kalkulacyjny
- Przewodnik użytkownika zestawu programistycznego Intel® Cyclone® 10 GX FPGA
Zarządzanie zasilaniem
- Early Power Estimator (EPE) i Analizator zasilania
- AN 750: wykorzystanie narzędzia Intel FPGA PDN do optymalizacji projektu sieci dostarczania energii
- Przewodnik po narzędziu Power Deliver Network (PDN) 2.0 dla konkretnych urządzeń
- Early Power Estimator do Intel® Cyclone® 10 GX FPGAs — instrukcja obsługi
- Early Power Estimator dla Intel® Arria® 10 FPGAs — przewodnik użytkownika
- AN 711: funkcje redukcji zużycia energii w urządzeniach z Intel® Arria® 10
- AN 721: Tworzenie FPGA drzewa mocy
- AN 692: Uwagi dotyczące sekwencjonowania zasilania dla urządzeń Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 i Intel Agilex®
- Early Power Estimator dla Intel® Stratix® 10 FPGAs — przewodnik użytkownika
- Instrukcja obsługi zarządzania energią Intel® Stratix® 10
- ® Intel Agilex Zarządzanie energią — przewodnik użytkownika
- AN 910: wytyczne dotyczące sieci dystrybucji energii w Intel Agilex® 7
- Instrukcja obsługi Intel® Quartus® Prime Pro Edition: analiza zasilania i optymalizacja
- Intel® FPGA Power and Thermal Calculator — instrukcja obsługi
Zarządzanie zasilaniem termicznym
- Urządzenia Intel Stratix 10
- AN 787: modelowanie termiczne i zarządzanie Intel® Stratix® 10 za pomocą early power estimator
- AN 943: Modelowanie termiczne dla Intel® Stratix® 10 FPGAs z Intel® FPGA Power and Thermal Calculator
- AN 944: Modelowanie termiczne do Intel Agilex® FPGAs z Intel® FPGA Power and Thermal Calculator
Sekwencjonowanie zasilania
- Urządzenia Intel Stratix 10, Intel Cyclone 10 GX, Intel Arria 10 i Intel Agilex 7
- AN 692: Uwagi dotyczące sekwencjonowania zasilania w urządzeniach Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 i Intel Agilex® 7
Uruchomieniowe
- Następujące zestawy programistyczne są dostępne dla rdzenia IP SDI II:
- Zestaw programistyczny do sprawdzania integralności sygnału Intel® Stratix® 10 GX
- Zestaw programistyczny do sprawdzania integralności sygnału Intel® Stratix® 10 TX
- Zestaw programistyczny do sprawdzania integralności sygnału nadajnika-odbiornika Intel® Arria® 10 GX
- Zestaw programistyczny Intel® Cyclone® 10 GX FPGA
- Zestaw programistyczny do sprawdzania integralności sygnału nadajnika-odbiornika Stratix® V GT
- Zestaw programistyczny Arria® V GX FPGA
- Zestaw programistyczny Cyclone® V GT FPGA
4. Przykłady projektów
- Urządzenie Intel Arria 10
- Arria 10 — projekt referencyjny potoku przetwarzania obrazu i wideo za pomocą wielu rozwiązań Intel® GX Device Multi-Rate SDI II
- Arria 10 — funkcja Multi Rate (do 12G-SDI) SDI II z zewnętrznym projektem referencyjnym VCXO
- Arria 10 — projekt referencyjny usuwania potrójnego wskaźnika SDI II VCXO (AN746)
- Projekt referencyjny dźwięku Arria 10 – 12 G-SDI
- Urządzenie Intel Cyclone 10 GX
5. Debugowanie
Często zadawane pytania
Upewnij się, że opcja "wyjścia błędu CRC" w edytorze parametrów Intel® FPGA IP SDI Intel® FPGA IP dla prawidłowych wartości CRC (nie dotyczy SD-SDI).
Możesz zapoznać się z Intel® FPGA IP instrukcją obsługi SDI II w sekcji 5.3.1. Insert Line dla prawidłowego umieszczenia linii.
Przykładowy podręcznik użytkownika dotyczący projektowania IP SDI II firmy Intel® w wersji Stratix 10 FPGA można znaleźć w sekcji 1.5.1. Wytyczne dotyczące połączeń i ustawień dotyczące prawidłowego wyświetlania formatu wideo NTSC i PAL.
Upewnij się, że częstotliwość sygnału zegara jest podłączona do poprawnej częstotliwości zegara płyty głównej. Przykładowo, jeśli sygnał zegara reflck SDI Tx PLL jest skonfigurowany do 148,5 MHz, użyj chipa zegara 148,5 MHz oraz do połączenia się z sygnałem refclk SDI Tx PLL.
W przypadku projektu przykładowego pętli szeregowej klient może zobaczyć całą obsługiwaną rozdzielczość wideo w pliku .tcl w tym folderze <example folder projektowy>\hwtest\tpg_ctrl.tcl. W przypadku projektu równoległego przetwarzania zwrotnego ten plik .tcl nie jest dostępny, ale klient nadal może uzyskać dostęp do wszystkich obsługiwanych rozdzielczości wideo w specyfikacji SMPTE.
Przykładowy podręcznik użytkownika dotyczący projektowania IP SDI II firmy Intel® w wersji Stratix 10 FPGA można znaleźć w sekcji 1.5.1. Wytyczne dotyczące połączeń i ustawień dotyczące prawidłowego wyświetlania formatu wideo NTSC i PAL.
Upewnij się, że częstotliwość sygnału zegara jest podłączona do poprawnej częstotliwości zegara płyty głównej. Przykładowo, jeśli sygnał zegara reflck SDI Tx PLL jest skonfigurowany do 148,5 MHz, użyj chipa zegara 148,5 MHz oraz do połączenia się z sygnałem refclk SDI Tx PLL.
W przypadku projektu przykładowego pętli szeregowej klient może zobaczyć całą obsługiwaną rozdzielczość wideo w pliku .tcl w tym folderze <example folder projektowy>\hwtest\tpg_ctrl.tcl. W przypadku projektu równoległego przetwarzania zwrotnego ten plik .tcl nie jest dostępny, ale klient nadal może uzyskać dostęp do wszystkich obsługiwanych rozdzielczości wideo w specyfikacji SMPTE.
Wciąż szukasz przykładów projektowych?
Masz pytania?
Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.