Centrum zasobów RapidIO IP Core
Firma Intel oferuje szereg kompletnych rozwiązań FPGA do opracowywania niestandardowych elementów przetwarzania RapidIO, mostków i przełączników.
Intel oferuje dwie różne funkcje RapidIO MegaCore
- Funkcja RapidIO II MegaCore jest zgodna ze specyfikacją RapidIO w wersji 2.2.
- Fizyczne, transportowe i logiczne separacje warstw (architektura modułowa)
- Sekwencja IDLE2 - długi symbol kontrolny
- 1.25, 2.5, 3.125, 5.0 i 6.25 Gbaud z szerokościami łącza 1x, 2x i 4x
- Funkcja RapidIO MegaCore jest zgodna ze specyfikacją RapidIO Specification Revisions 1.3/2.1
- Fizyczne, transportowe i logiczne separacje warstw (architektura modułowa)
- Sekwencja IDLE1 - krótki symbol kontrolny
- 1.25, 2.5, 3.125 i 5.0 Gbaud szybkość linii z szerokościami łącza 1x i 4X
Szczegółowe informacje na temat obsługi urządzeń, takie jak stawki za pas ruchu, szerokości łączy i stopnie prędkości, można znaleźć w podręcznikach użytkownika funkcji RapidIO MegaCore.
Rozwiązania, które obejmują konfigurowalne rdzenie RapidIO IP i płytki rozwojowe, pozwalają skoncentrować się na podstawowych funkcjach projektu systemu, zapewniając:
- Prosta i szybka implementacja protokołu
- Mniejsze ryzyko projektowe
- Skrócone czasy rozwoju
- Projektant platformy dla połączeń systemowych
Wzory referencyjne
- Konstrukcja referencyjna dsP SRIO do TI 6482 ›
- Konstrukcja referencyjna dsP SRIO do TI 6488 ›
- Dynamiczny projekt referencyjny rekonfiguracji szybkości transmisji danych RapidIO dla urządzeń Stratix IV GX ›
- Przykład projektu: Mostek Maintenance Host to System Maintenance Agent ›
- Przykład projektu: Niestandardowa implementacja przy użyciu interfejsu Avalon®-ST Pass-Through ›
Baza wiedzy
Baza danych wiedzy zawiera rozwiązania pomocy technicznej, odpowiedzi na często zadawane pytania oraz informacje o znanych problemach dotyczących RapidIO.
Zobacz często oglądane rozwiązania:
- Czy SRIO MegaCore zapewnia jakąkolwiek platformę do implementacji niestandardowych funkcji warstwy logicznej lub mojego własnego niestandardowego modułu NREAD/NWRITE? ›
- Dlaczego kolejność pakietów łączy SRIO różni się od kolejności w warstwie aplikacji? ›
- Czy RapidIO jest w stanie odzyskać siły po pociągnięciu za i ponownie utworzyć łącze SRIO? ›
- Czy mogę podłączyć interfejs agenta konserwacji systemu w moim projekcie SRIO do masy, jeśli nie używam go do zmniejszenia ogólnego zużycia elementu logicznego (LE)?- ›
- W jaki sposób sygnał waitrequest portu agenta we/wy Avalon-MM reaguje na ciągłą serię zapisu? ›
Znajdź dodatkowe rozwiązania dotyczące funkcji RapidIO MegaCore.
Uruchomieniowe
Dla funkcji RapidIO MegaCore dostępne są następujące zestawy rozwojowe:
- Portfolio zestawów FPGA Development Kit 28 nm, które obejmuje różne zestawy rozwojowe dla układów FPGA Stratix® V, Arria® V i Cyclone® V.
- Zestaw rozwojowy Stratix IV GX FPGA ›
Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.