Boundary-Scan Tool
Architektura boundary-scan test (LATAS) umożliwia efektywne testowanie komponentów na PCB przy ograniczonych odstępach między potencjalnych klientów. Ta architektura ETHERNET może testować połączenia pinowe bez użycia fizycznych sond testowych i przechwytywać dane funkcjonalne, gdy urządzenie działa publicznie. Komórki skanujące granice w urządzeniu mogą wymuszać sygnały na pinach lub przechwytywać dane z sygnałów logicznych pinów lub rdzeni. Dane z testu wymuszanego są szeregowo przesunięte do komórek skanowania granic. Zarejestrowane dane są szeregowo przesunięte i zewnętrznie w porównaniu z oczekiwanymi wynikami.
Narzędzia do skanowania granicznej obejmują funkcję programowalności w systemie (ISP), która wykorzystuje kontroler IEEE Standard 1149.1 do urządzeń Intel® FPGA, w tym MAX® II, MAX® 3000A, MAX® 7000AE i MAX® 7000B. Urządzenia te obsługują również programowanie IEEE 1532, wykorzystując interfejs portu dostępu testowego IEEE Standard 1149.1 (TAP).
Powiązane dokumenty
Powiązane łącza
- Dowiedz się więcej o rozwiązaniu Intel FPGA IEEE 1532 ›
- Poznaj chęć opanowania MAX II ›
- Pomoc techniczna dla dostawców narzędzi do skanowania granic ›
- Programowanie IEEE 1532 ›
- Jam standard test i język programowania (STAPL) ›
- Pomoc techniczna dla dostawców Jam STAPL ›
- Testery w obwodach ›
- Pomoc techniczna dla dostawców w obwodach testerów ›
Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.