Centrum obsługi DisplayPort IP

Witamy w centrum wsparcia technicznej DisplayPort intellectual property (IP)!

Tutaj znajdziesz informacje o tym, jak planować, wybierać, projektować, wdrażać i weryfikować rdzenie IP DisplayPort. Istnieją również wskazówki dotyczące sposobu wywołania systemu i debugowania łączy DisplayPort. Ta strona jest podzielona na kategorie, które są zgodne z przepływem projektu systemu DisplayPort od początku do końca.

Ciesz się podróżą!

Uzyskaj zasoby pomocy technicznej dla urządzeń Intel® Stratix® 10, Intel Arria® 10 i Intel Cyclone® 10 z poniższych stron. W przypadku innych urządzeń wyszukaj za pomocą następujących łączy: Archiwum dokumentacji, Kursy szkoleniowe, Filmy i webcasty, Przykłady projektówi Baza wiedzy.

1. Wybór urządzenia i adresu IP

Której rodziny urządzeń Intel® FPGA powinienem używać?

Szybkość łącza obsługiwana przez rodzinę urządzeń

Rodzina urządzeń

Podwójny symbol (20 bitów)
Tryb)

Poczwórny symbol (tryb 40-bitowy)

Szybkość FPGA Fabric
Ocena

Intel Stratix 10 (płytka H
i L-tile)

RBR, HBR, HBR2

RBR, HBR, HBR2, HBR3

Nuta: Obsługa HBR3 1, 2
jest wstępny

Intel Arria 10

RBR, HBR, HBR2

RBR, HBR, HBR2,
HBR3

1, 2

Intel Cyclone® 10 GX

RBR, HBR, HBR2

RBR, HBR, HBR2,
HBR3

5, 6

Stratix® V

RBR, HBR, HBR2

RBR, HBR, HBR2

1, 2, 3

Arria® V GX/GT/GS

RBR, HBR

RBR, HBR, HBR2

3, 4, 5

Arria® V GZ

RBR, HBR, HBR2

RBR, HBR, HBR2

Dowolna obsługiwana prędkość
ocena

Cyklon® V

RBR, HBR

RBR, HBR

Dowolna obsługiwana prędkość
ocena

Co to jest wykorzystanie zasobów układu FPGA DisplayPort Intel FPGA IP Core?

Poniższa tabela przedstawia informacje o zasobach dla urządzeń Arria V i Cyclone V korzystających z M10K;

Urządzenia Intel Arria 10, Intel Stratix 10 i Stratix V korzystające z M20K.

Zasoby zostały uzyskane przy użyciu następujących ustawień parametrów:

  • Tryb = simpleks
  • Maksymalna liczba pasów ruchu = 4 pasy ruchu
  • Maksymalna głębia kolorów wejściowych wideo = 8 bitów na kolor (bpc)
  • Tryb wprowadzania pikseli = 1 piksel na zegar

Urządzenie

Strumieni

Wskazówki

Symbol
Na
Zegar

Jałmużna

Rejestry logiczne

Pamięć

Podstawowy

Wtórny

Bitów

M10K lub M20K

Intel
Stratix
10
SST (Pojedynczy
Strumień)

RX

Podwójny

4,967

6,748

884

16,256

11

Quad

6,976

8,344

1,112

18,816

14

TX

Podwójny

4,800

6,353

533

12,176

15

Quad

7,716

8,853

641

22,688

29

Intel
Arria 10

SST (Pojedynczy
Strumień)

RX

Podwójny

4,322

6,851

1,283

28,288

13

Quad

9,297

10,955

1,319

34,496

36

TX

Podwójny

4,978

6,330

955

12,664

15

Quad

8,264

8,545

1,156

17,096

13

MST
(4 strumienie)

RX

Quad

36,403

38,337

2,700

105,728

88

TX

Quad

41,999

55,483

6,000

99,808

86

Intel
Cyklon
10 GX

SST (Pojedynczy
Strumień)

RX

Podwójny

4,322

6,851

1,283

28,288

13

Quad

9,297

10,955

1,319

34,496

36

TX

Podwójny

4,978

6,330

955

12,664

15

Quad

8,264

8,545

1,156

17,096

13

Arria V
GX

SST

RX

Podwójny

7,677

9,786

661

19,648

36

Quad

9,247

11,114

900

34,496

36

TX

Podwójny

8,263

10,304

320

22,816

20

Quad

12,660

13,040

1,243

33,632

31

MST
(2 strumienie)

RX

Quad

17,996

19,619

1,884

51,328

54

TX

Quad

22,601

26,302

2,488

57,792

62

Cyklon®
V GX

SST

RX

Podwójny

6,236

7,619

2,864

19,648

36

Quad

7,769

8,925

3,190

34,496

36

TX

Podwójny

8,222

10,267

494

22,816

20

Stratix V

GX/Arria
V GZ

SST

RX

Quad

12,628

13,003

1,359

33,632 31

Podwójny

7,743

9,972

563 19,648 36

Quad

9,344

11,420

732 34,496 36

TX

Podwójny

6,725

10,067

645 22,816 20

Quad

12,168

13,060

1,223 33,632 31

MST
(4 strumienie)

RX

Quad

31,079

27,789

3,108 56,320 48

TX

Quad

33,218

30,363

2,613 45,696 68

Ta sekcja zawiera tabele przedstawiające rozmiar i wydajność odmiany rdzenia IP.

Powyższa tabela zawiera zasoby i oczekiwaną wydajność dla wybranych odmian.

Wyniki uzyskano przy użyciu oprogramowania Intel® Quartus® Prime Software v19.1 dla następujących urządzeń:

  • Intel Arria 10 (10AX115S2F45I1SG)
  • Intel Cyclone 10 GX (10CX220YF780E5G)
  • Intel Stratix 10 (1SG280HU1F50E2VGS1)
  • Arria V (5AGXFB3H4F40C5)
  • Cyklon V (5CGTFD9E5F35C7)
  • Stratix V (5SGXEA7K2F40C2)

2. Przepływ projektu i integracja IP

Jakie informacje/dokumentacja są dostępne w DisplayPort?

Urządzenia Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10

  • DisplayPort Intel FPGA IP Podręcznik użytkownika (HTML | PDF)

Urządzenia Intel Stratix 10

  • Przykładowy projekt intel FPGA DisplayPort dla urządzeń Intel Stratix 10 (HTML | PDF)

Urządzenia Intel Arria 10

  • Przykładowy projekt Intel FPGA DisplayPort dla urządzeń Intel Arria 10 (HTML | PDF)

Urządzenia Intel Cyclone 10

  • Przykładowy projekt Intel FPGA DisplayPort dla urządzeń Intel Cyclone 10 (HTML | PDF)

Jak wygenerować rdzeń IP DisplayPort?

Aby wygenerować rdzeń IP DisplayPort, wykonaj następujące kroki:

  • Utwórz projekt oprogramowania Intel Quartus Prime za pomocą Kreatora nowego projektu dostępnego w menu Plik.
  • W menu Narzędzia kliknij polecenie Katalog IP.
  • W obszarze Zainstalowany adres IP kliknij dwukrotnie pozycję Library > Interface Protocols > Audio &Video > DisplayPort Intel FPGA IP. Pojawi się edytor parametrów.
  • W edytorze parametrów określ nazwę najwyższego poziomu dla niestandardowej odmiany adresu IP. Ta nazwa identyfikuje pliki odmian rdzenia IP w projekcie. Jeśli zostanie wyświetlony monit, określ również docelową rodzinę układów FPGA Intel i preferencje HDL pliku wyjściowego. Kliknij przycisk OK.
  • Określ parametry i opcje w edytorze parametrów DisplayPort: Opcjonalnie wybierz wstępnie ustawione wartości parametrów. Ustawienia wstępne określają wszystkie początkowe wartości parametrów dla określonych zastosowań (jeśli są dostępne). Określ parametry definiujące podstawowe funkcje protokołu IP, konfiguracje portów i funkcje specyficzne dla urządzenia. Określ opcje przetwarzania podstawowych plików IP w innych narzędziach EDA.
  • Kliknij przycisk Generuj, aby wygenerować rdzeń IP i pliki pomocnicze, w tym modele symulacyjne.
  • Kliknij przycisk Zamknij po zakończeniu generowania pliku.
  • Kliknij przycisk Zakończ.
  • W przypadku wygenerowania wystąpienia rdzenia Intel FPGA IP DisplayPort w projekcie oprogramowania Intel Quartus Prime zostanie wyświetlony monit o dodanie pliku IP oprogramowania Intel Quartus Prime (qip) i pliku symulacji protokołu IP oprogramowania Intel Quartus Prime (sip) do bieżącego projektu oprogramowania Intel Quartus Prime.

Podobnie powyższe kroki można znaleźć w Podręczniku użytkownika DisplayPort IP Core:

Co jest obsługiwane w przykładzie projektu DisplayPort wygenerowanym przez Quartus?

Przykłady konstrukcji rdzenia Układu Graficznego Intel FPGA IP DisplayPort pokazują równoległe sprzężenie zwrotne od instancji DisplayPort RX do instancji DisplayPort TX z modułem Pixel Clock Recovery (PCR) lub bez. Poniższa tabela przedstawia przykładowe opcje projektowe dostępne dla urządzeń z serii 10.

Projekt
Przykład

Oznaczenie

Szybkość transmisji danych

Kanał
Tryb

Sprzężenia zwrotnego
Typ

Port DisplayPort
SST równoległy
sprzężenie zwrotne z
PCR

DisplayPort SST

HBR3, HBR2, HBR,
i RBR

Jednostronne

Równolegle z
PCR

Port DisplayPort
Równoległe sprzężenie zwrotne SST bez PCR

DisplayPort SST

HBR3, HBR2, HBR,
i RBR

Jednostronne

Równoległy
bez PCR

Nuta: W przypadku urządzeń Intel Stratix 10 obsługa HBR3 jest wstępna.

Jak wygenerować przykład projektu Quartus DisplayPort?

W przypadku urządzeń z serii 10 użyj edytora parametrów Układu Intel FPGA DisplayPort w oprogramowaniu Intel Quartus Prime Pro Edition, aby wygenerować przykład projektu.

  • Kliknij Narzędzia > katalog IP i wybierz rodzinę urządzeń docelowych.
  • W katalogu IP znajdź i kliknij dwukrotnie pozycję DisplayPort Intel FPGA IP. Pojawi się okno Nowa odmiana adresu IP.
  • Określ nazwę najwyższego poziomu dla niestandardowej odmiany adresu IP. Edytor parametrów zapisuje ustawienia odmian IP w pliku o nazwie ip.
  • Możesz wybrać określone urządzenie FPGA w polu Urządzenie lub zachować domyślny wybór oprogramowania Intel Quartus Prime.
  • Kliknij przycisk OK. Pojawi się edytor parametrów.
  • Skonfiguruj żądane parametry zarówno dla TX, jak i RX. Uwaga: Przykładowy przepływ generowania projektu DisplayPort obsługuje tylko SST. Wybranie parametru Support MST uniemożliwia wygenerowanie przykładowego projektu.
  • Na karcie Przykład projektu wybierz opcję DisplayPort SST Parallel Loopback With PCR lub DisplayPort SST Parallel Loopback Without PCR.
  • Wybierz Symulacja, aby wygenerować testbench, a następnie wybierz Synthesis, aby wygenerować przykład projektu sprzętu. Należy wybrać co najmniej jedną z tych opcji, aby wygenerować przykładowe pliki projektu. Jeśli wybierzesz oba, czas generowania będzie dłuższy.
  • W polu Target Development Kit wybierz dostępny zestaw intel intel FPGA. Jeśli wybierzesz zestaw deweloperski, urządzenie docelowe (wybrane w kroku 4) zmieni się, aby dopasować je do urządzenia w zestawie dewelopera.
  • Kliknij przycisk Generuj przykładowy projekt.

Podobnie poniższe linki zawierają instrukcje krok po kroku dotyczące generowania przykładu projektu DisplayPort z oprogramowania Intel Quartus Prime:

Jak skompilować i przetestować projekt?

W przypadku urządzeń z serii 10 kroki kompilacji i testowania projektu DisplayPort można znaleźć w następujących przykładowych podręcznikach użytkownika DisplayPort Design, w sekcji "Kompilowanie i testowanie projektu":

Jak przeprowadzić symulację funkcjonalną DisplayPort?

W przypadku urządzeń z serii 10 poniżej przedstawiono kroki generowania symulacji funkcjonalnej DisplayPort:

Gdzie znajdę informacje na temat Clock Recovery Core?

Przykładowy projekt DisplayPort z serii 10 wykorzystuje adres IP odzyskiwania zegara pikseli. Informacje Clock Recovery Core można znaleźć w poniższym linku:

Gdzie znajdę informacje na temat przepływu szkolenia DisplayPort Link?

Zanim urządzenie źródłowe będzie mogło wysłać dane wideo do urządzenia sink, należy ukończyć proces szkolenia Link między source-sink. Informacje na temat procesu Link Training można znaleźć pod poniższym linkiem:

Gdzie znajdę informacje na temat informacji o interfejsie API DisplayPort i DPCD?

Poniższe łącza przekierują użytkownika do dokumentacji interfejsu programowania aplikacji DisplayPort (API) i informacji DPCD:

3. Projektowanie płyt i zarządzanie energią

Wskazówki dotyczące połączenia pinowego

Urządzenia Intel Stratix 10

Urządzenia Intel Arria 10

Urządzenia Intel Cyclone 10

Przegląd schematów

Urządzenia Intel Stratix 10

Urządzenia Intel Arria 10

Urządzenia Intel Cyclone 10

Wytyczne dotyczące projektowania płyt

Zastrzeżenie: Implementacja intelidów Arria 10 i Intel Stratix 10 Development Kit na pokładzie DisplayPort TX NIE jest zalecana, ponieważ nie pozwala na łączenie PMA + PCS. Użytkownikom zaleca się zapoznanie się z implementacją projektu Bitec.

Zarządzanie energią

Zarządzanie energią cieplną

Urządzenia Intel Stratix 10

  • AN 787: Intel Stratix 10 Thermal Modeling and Management(HTML | PDF)

Sekwencjonowanie mocy

Urządzenia Intel Stratix 10, Intel Cyclone 10 i Intel Arria 10

  • AN 692: Zagadnienia dotyczące sekwencjonowania zasilania dla urządzeń Intel Cyclone 10 GX, Intel Arria 10 i Intel Stratix 10(HTML | PDF)

Mój projekt wymaga karty córki Bitec FMC. Jak je wybrać?

Poniższa tabela zawiera krótkie wskazówki dotyczące wyboru wersji karty córki Bitec FMC

Bitec FMC Daughtercard Revision

Obsługiwana szybkość transmisji danych

Wersja 8 i starsza wersja

RBR (1,62 Gb / s), HBR (2,7 Gb / s),
HBR2 (5,4 Gb/s)

Wersja 10 i później

RBR (1,62 Gb / s), HBR (2,7 Gb / s),
HBR2 (2,7 Gb / s), HBR3 (8,1 Gb / s)

Czy istnieje wymóg korzystania z jedno- lub dwupasmowego kanału nadawczo-odbiorczego z kartą potomną Bitec FMC dla urządzeń serii 10?

Tak. W przypadku projektu DisplayPort, który używa / odnosi się do wczesnej wersji karty córki Bitec FMC (wersja 9 i wcześniejsze), przypisanie pinu w poniższym linku musi być przestrzegane w TX i RX ze względu na odwrócenie pasa ruchu i odwrócenie polaryzacji na kanale.

Urządzenie

Część urządzenia
Numer

Link do przewodnika po przypisywaniu pinów

Intel Stratix
10 Urządzenie

1SG280HU1F
50E2VGS1

Przykład konstrukcji układu FPGA Intel Stratix 10
Podręcznik użytkownika

Intel Arria
10 Urządzenie

10AX115S2F
45I1SG

Przykład konstrukcji układu FPGA Intel Arria 10
Podręcznik użytkownika

Urządzenie Intel Cyclone 10

10CX220YF7
80E5G

Przykład konstrukcji układu FPGA Intel Cyclone 10
Podręcznik użytkownika

Jak utworzyć projekt DisplayPort tylko TX lub RX?

Ogólne wytyczne dotyczące tworzenia konstrukcji tylko DisplayPort TX lub RX można znaleźć w podręczniku użytkownika Intel DisplayPort Design Example . Alternatywnie, bardziej szczegółowe wyjaśnienie specyficzne dla projektu DisplayPort TX można znaleźć w AN 883: Intel Arria 10 DisplayPort TX-only Design User Guide.

4. Przykłady projektów i wzory referencyjne

Urządzenia Intel Arria 10

5. Debugowanie

Jak debugować projekt DisplayPort?

W naszym przykładzie projektu DisplayPort dostępnych jest kilka opcji debugowania, które można zintegrować z projektem użytkownika:

Podstawowa wersja własności intelektualnej (IP)

  • DisplayPort IP Core — informacje o wersji (HTML | PDF)

Rozwiązanie bazy wiedzy

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.