Centrum obsługi ip interfejsów pamięci zewnętrznej

Witamy na stronie pomocy technicznej interfejsu pamięci zewnętrznej (EMIF)! Tutaj znajdziesz informacje dotyczące układów FPGA Intel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10 i Intel® Cyclone® 10 na temat planowania, projektowania, wdrażania i weryfikacji interfejsów pamięci zewnętrznej. Na tej stronie znajdziesz również debugowanie, szkolenia i inne materiały źródłowe.

Ta strona jest skonfigurowana tak, aby przeprowadzić Cię przez proces projektowania od początku do końca.

Aby uzyskać zasoby pomocy dotyczące innych układów FPGA, wyszukaj w następujących linkach: Archiwum dokumentacji, Kursy szkoleniowe, Filmy i audycje internetowe, Przykłady projektów, Baza wiedzyi Interfejs pamięci zewnętrznej.

Wprowadzenie

1. Wybór urządzenia

Jak wybrać urządzenie?

Dostępne są dwa narzędzia ułatwiające wybór układu FPGA Intel® na podstawie wymagań dotyczących pamięci:

Selektor urządzeń EMIF

Estymator specyfikacji EMIF

Funkcje

  • Określa interfejsy pamięci potrzebne do osiągnięcia pożądanej przepustowości
  • Oblicza przepustowość na podstawie wybranych konfiguracji pamięci
  • Wyświetla wszystkie układy FPGA Intel Agilex, Intel Stratix 10 i Intel Arria 10 obsługujące wybrane interfejsy pamięci
  • Określa wydajność osiągalną dla określonej konfiguracji wybranej rodziny urządzeń Intel FPGA
  • Wyświetla maksymalną częstotliwość dla każdej rodziny układów FPGA, klasy prędkości i konfiguracji EMIF na podstawie wyboru filtra
  • Znajdź i porównaj wydajność każdego obsługiwanego interfejsu pamięci zewnętrznej i konfiguracji dla naszych układów FPGA.

Obsługa urządzeń

  • Układy INTEL Agilex FPGA
  • Układy INTEL Stratix 10 FPGA
  • Układy INTEL Arria 10 FPGA
  • Wszystkie układy Intel FPGA

Zasoby

Narzędzia EMIF

Pobierz narzędzie EMIF Device Selector Tool

Otwórz stronę estymatora specyfikacji EMIF

Jak wybrać własność intelektualną pamięci zewnętrznej (IP)?

Aby dowiedzieć się więcej o różnych dostępnych właściwościach intelektualnych (IP) pamięci, zapoznaj się z następującym programem szkoleniowym online:

Szkolenie

Opis

Wprowadzenie do interfejsów pamięci IP w urządzeniach Intel FPGA

Ten kurs obejmuje różne dostępne opcje interfejsu pamięci zewnętrznej, a także funkcje architektury i kontrolera pamięci twardej dla układów FPGA Intel Stratix 10 i Intel Arria 10

Interfejsy pamięci o wysokiej przepustowości (HBM2) w urządzeniach Intel Stratix 10 MX: Wprowadzenie, architektura

Ten kurs obejmuje korzyści płynące z integracji pamięci o wysokiej przepustowości z urządzeniami Intel Stratix 10 MX FPGA, funkcje i opcje dla wzmocnionego kontrolera HBM oraz sposób generowania HBM2 IP

Interfejsy pamięci o wysokiej przepustowości (HBM2) w urządzeniach Intel Stratix 10 MX: Funkcje HBMC

Ten kurs obejmuje funkcje i opcje wzmocnionego kontrolera HBM oraz interfejsu Arm* AMBA 4 AXI między kontrolerem a logiką użytkownika

Przegląd sprzętu SoC: Połączenie i pamięć

Ten kurs obejmuje funkcje podsystemu twardego procesora (HPS) SDRAM i architektury mostka AMBA AXI

2. Podręczniki użytkownika i dokumentacja

Urządzenia Intel Agilex

Podręcznik użytkownika EMIF IP

Podręcznik użytkownika Design Example

Wersji

Pliki Pin-Out

Urządzenia Intel Stratix 10

Podręcznik użytkownika EMIF IP

Podręcznik użytkownika Design Example

Wersji

Pliki Pin-Out

Urządzenia Intel Arria 10

Podręcznik użytkownika EMIF IP

Podręcznik użytkownika Design Example

Wersji

Pliki Pin-Out

Urządzenia Intel Cyclone 10

Podręcznik użytkownika EMIF IP

Podręcznik użytkownika Design Example

Wersji

Pliki Pin-Out

Intel FPGA PHY Lite

Intel FPGA HBM2 Podręcznik użytkownika

3. Generowanie IP EMIF

Gdzie znajdę informacje na temat IP EMIF?

Aby uzyskać informacje dotyczące własności intelektualnej (IP) interfejsu pamięci zewnętrznej (EMIF), zapoznaj się z następującymi podręcznikami użytkownika IP interfejsów pamięci zewnętrznej:

  • Zapoznaj się z sekcją "Podręczniki użytkownika"

Jak wygenerować adres IP EMIF?

Szczegółowe informacje dotyczące parametrów własności intelektualnej (IP) interfejsu pamięci zewnętrznej (EMIF) można znaleźć w następujących sekcjach dotyczących poszczególnych protokołów w następujących Podręcznikach użytkownika IP EMIF:

Uwaga: Więcej informacji na temat "Jak wygenerować adres IP" można znaleźć w sekcjach "Podręcznik użytkownika" i "Kurs szkoleniowy i wideo".

Jak przeprowadzić symulację funkcjonalną?

Szczegółowe informacje na temat symulacji własności intelektualnej (IP) interfejsu pamięci zewnętrznej (EMIF) można znaleźć w następującej sekcji w Podręcznikach użytkownika IP EMIF:

Instrukcje dotyczące generowania przykładu projektu symulacji EMIF i uruchamiania symulacji przy użyciu oprogramowania symulacyjnego ModelSim*-Intel FPGA można znaleźć w następujących sekcjach w podręcznikach użytkownika EMIF IP Design Example User Guides:

Informacje na temat weryfikacji projektu EMIF można znaleźć w sekcji "Kursy szkoleniowe i wideo" dla kursu "Weryfikacja IP interfejsów pamięci".

Gdzie znajdę informacje na temat zasobów FPGA i rozmieszczenia pinów?

Szczegółowe informacje na temat pinów interfejsu pamięci zewnętrznej (EMIF) można znaleźć w następujących sekcjach dotyczących poszczególnych protokołów w następujących podręcznikach użytkownika własności intelektualnej (IP) EMIF:

Aby uzyskać uproszczone rozmieszczenie we/wy, zapoznaj się z Interface Planner, aby uzyskać łatwe w użyciu narzędzie do przeciągania i upuszczania dostępne w oprogramowaniu Intel Quartus Prime Pro Edition dla układów FPGA Intel Arria 10 i Intel Stratix 10. Zapoznaj się z poniższymi filmami wideo, aby uzyskać informacje na temat korzystania z interface Plannera i jego zalet:

Aby uzyskać więcej informacji na temat Interface Planner dla przydziałów lokalizacji zasobów, zapoznaj się z następującym programem szkoleniowym online:

Szkolenie

Opis

Szybkie i łatwe projektowanie systemu I/O z Interface Planner

Ten kurs obejmuje sposób implementacji planu piętra zasobów projektowych za pomocą Interface Planner

Dodatkowe zasoby

Czym jest Ping Pong PHY?

Ping Pong PHY umożliwia dwóm interfejsom pamięci współdzielenie magistrali adresów i poleceń. Jest to obsługiwane w przypadku protokołów DDR3 i DDR4 oraz układów FPGA Stratix® V, Intel Arria 10 i Intel Stratix 10. Zapoznaj się z poniższym filmem, aby uzyskać informacje na temat koncepcji Ping Pong PHY, jego zalet i analizy wyników symulacji:

Gdzie znajdę informacje na temat PHYLite?

ThePHYLite IP pozwala budować niestandardowe bloki interfejsu pamięci PHY dla Intel Arria 10 i Intel Stratix 10 FPGA. Szczegółowe informacje na temat PHYLite IP można znaleźć w następującym podręczniku użytkownika:

Szczegółowe informacje na temat prawidłowego przypisywania wysięgników dla PHYLite na podstawie różnych rozmiarów grup DQ / DQS można znaleźć w następującym filmie:

PHYLite IP obsługuje wiele różnych standardów I/O i wartości zakończeń w wejściowych i wyjściowych dla układów FPGA Intel Arria 10 i Intel Stratix 10. Zapoznaj się z poniższym filmem, aby uzyskać informacje na temat tworzenia bloku On-Chip-Termination (OCT) i jak skojarzyć go z zakończonym buforem we/wy w adresie IP PHYLite:

4. Projektowanie i symulacja płyty

Gdzie znajdę informacje na temat układu i projektu płyty?

Szczegółowe informacje dotyczące układu i projektu interfejsu pamięci zewnętrznej (EMIF) można znaleźć w następujących sekcjach dotyczących poszczególnych protokołów w następujących podręcznikach użytkownika własności intelektualnej (IP) EMIF:

Jak przeprowadzić symulację płyty/kanału?

Aby uzyskać informacje na temat pomiaru zakłóceń międzysymbolicznych (ISI) i przesłuchu zapisu i odczytu, rozmieszczania pinów poleceń, adresów, kontroli i danych oraz ograniczeń umieszczania banków we/wy, zapoznaj się z następującymi wskazówkami:

Jak obliczyć pochylenie płyty i utratę kanału?

Dostępne są dwa narzędzia ułatwiające obliczanie pochylenia płyty i utraty kanału:

Narzędzie Parametr pochylenia płytki

Narzędzie do obliczania strat kanału

Funkcje

  • Oblicza pochylenie płytki dzięki śladom PCB i wieloszeregowowym projektom
  • Oblicza utratę kanału spowodowaną zakłóceniami międzysymbolowymi (ISI) i przesłuchami dla sygnałów poleceń, adresów, kontroli i danych

Wsparcie

  • Układy FPGA Intel Arria 10 i Intel Stratix 10
  • Protokoły pamięci DDR
  • Kompatybilny tylko z oprogramowaniem Mentor Graphics HyperLynx Signal Integrity

Narzędzia

Gdzie znajdę informacje na temat zamknięcia czasem?

Aby uzyskać informacje dotyczące zamykania czasowego interfejsu pamięci zewnętrznej (EMIF), zapoznaj się z następującą sekcją w Podręcznikach użytkownika własności intelektualnej (IP) EMIF:

5. Debugowanie

Jak debugować projekt interfejsu pamięci zewnętrznej?

Informacje dotyczące debugowania własności intelektualnej (IP) interfejsu pamięci zewnętrznej (EMIF) można znaleźć w następującej sekcji w Podręcznikach użytkownika ip EMIF:

Głównym narzędziem dostępnym do debugowania jest EMIF Debug Toolkit:

Zestaw narzędzi do debugowania EMIF

Funkcje

  • Wyświetla marginesy kalibracji przed i po kalibracji dla grupy DQS i pinu DQ
  • Generuje odczyt/zapis wykresów oka na pin DQ (diagram oka 2-W)
  • Umożliwia dostosowywanie generatora ruchu w czasie rzeczywistym do testowania/debugowania (Traffic Generator 2.0)
  • Przechwytuje marginesy odczytu/zapisu podczas ruchu w trybie użytkownika (Driver Margining)

Wsparcie

  • Kompatybilny z przykładowymi projektami EMIF i niestandardowymi projektami EMIF zawierającymi jeden lub więcej interfejsów pamięci
  • Obsługuje wszystkie protokoły pamięci

Dostępność

  • Dostęp za pośrednictwem oprogramowania Intel Quartus Prime (Tools > System Debugging Tools > External Memory Interface Toolkit)

Jak korzystać z zestawu narzędzi do debugowania EMIF?

Instrukcje krok po kroku dotyczące łączenia łańcuchowego interfejsów wielu pamięci w celu zapewnienia zgodności z zestawem narzędzi EMIF Debug Toolkit można znaleźć w następującym podręczniku użytkownika:

Funkcja odczytu/zapisu diagramu oka 2D dostępna w zestawie narzędzi EMIF Debug Toolkit generuje diagramy oka do odczytu i zapisu dla każdego pinezki danych. Zapoznaj się z poniższym filmem, aby uzyskać informacje na temat ważnych parametrów odniesienia napięcia podczas procesu generowania IP EMIF oraz sposobu korzystania z funkcji diagramu oka 2D:

Generator ruchu 2.0 umożliwia testowanie i debugowanie interfejsu pamięci zewnętrznej za pomocą konfigurowalnego ruchu i wzorców testowych. Zapoznaj się z poniższym przewodnikiem i filmami, aby uzyskać szczegółowe informacje na temat korzystania z funkcji Generator ruchu w 2.0:

Funkcja marginesu sterownika umożliwia przechwytywanie danych marginesów odczytu i zapisu na pin podczas ruchu w trybie użytkownika. Zapoznaj się z poniższymi filmami wideo, aby uzyskać informacje na temat różnic między marginesem kierowcy a marginesem kalibracyjnym oraz instrukcje dotyczące korzystania z funkcji marginesu sterownika:

Aby uzyskać informacje na temat debugowania projektu EMIF, zapoznaj się z następującym programem szkoleniowym online:

Szkolenie

Opis

Debugowanie IP interfejsów pamięci w urządzeniach Intel Arria 10

Ten kurs obejmuje sposób wykonywania debugowania przy użyciu zestawu narzędzi EMIF lub on-chip Debug Toolkit, korzystania z Generatora ruchu 2.0 i konfigurowania wielu projektów interfejsów pamięci w celu zapewnienia zgodności z tymi narzędziami do debugowania

Gdzie mogę znaleźć informacje dotyczące optymalizacji wydajności kontrolera?

Informacje dotyczące wydajności i sprawności kontrolera można znaleźć w następującej sekcji w Podręcznikach użytkownika własności intelektualnej (IP) interfejsów pamięci zewnętrznej (EMIF):

Jak mogę dowiedzieć się o znanych problemach dotyczących EMIF?

Informacje na temat bieżących i znanych problemów dotyczących IP EMIF można znaleźć w bazie wiedzy:

6. Kursy szkoleniowe i wideo

Nadal masz pytania?

Zalecane szkolenie

Kursy szkoleniowe dotyczące interfejsów pamięci zewnętrznej można znaleźć w następujących katalogach szkoleń:

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.